TW202310342A - 半導體結構及其形成方法 - Google Patents
半導體結構及其形成方法 Download PDFInfo
- Publication number
- TW202310342A TW202310342A TW111131013A TW111131013A TW202310342A TW 202310342 A TW202310342 A TW 202310342A TW 111131013 A TW111131013 A TW 111131013A TW 111131013 A TW111131013 A TW 111131013A TW 202310342 A TW202310342 A TW 202310342A
- Authority
- TW
- Taiwan
- Prior art keywords
- bit line
- trench
- layer
- initial
- word line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 195
- 238000000034 method Methods 0.000 title claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 293
- 238000005530 etching Methods 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000004888 barrier function Effects 0.000 claims description 43
- 239000011810 insulating material Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 239000011800 void material Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 235000011007 phosphoric acid Nutrition 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一種半導體結構及其形成方法，其中，所述方法包括：提供半導體襯底，所述半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽；所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向；在所述位元線隔離溝槽中形成位元線隔離層；其中，所述位元線隔離層與所述位元線隔離溝槽之間具有一空隙，所述空隙位於所述位元線隔離溝槽的底部拐角處且沿所述第二方向延伸，且所述空隙暴露出部分所述位元線隔離溝槽的底部；透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽；在所述位元線溝槽中形成位元線。
Description
本申請涉及半導體技術領域，涉及但不限於一種半導體結構及其形成方法。
半導體器件通常包括多個晶體管，例如，在諸如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）的存儲器件中，存儲器單元包括金屬-氧化物-半導體場效應晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）。通常，在MOSFET中，源極/漏極區域形成在半導體襯底的表面，並且在這樣的佈置下，源極區域與漏極區域之間形成平面溝道。
隨著存儲器件的集成度的不斷增加，MOSFET製造將達到物理極限，且隨著MOSFET尺寸的不斷縮小，存儲器件對數據維持性能確越來越差。在這種情況下，垂直溝道晶體管（Vertical Channel Transistor，VCT）應運而生。在VCT中，源極區域和漏極區域形成在柱體的相應端部，源極區域和漏極區域中的任何一個可以與位元線連接，位元線是透過被掩埋在半導體柱之間所限定的溝槽內而形成的，因此被稱作為掩埋位元線（Buried Bit Line，BBL）。
相關技術中，位元線全部掩埋在溝道底部，一方面，使得位元線電阻、位元線電壓和位元線電流均比較大；另一方面，由於位元線與半導體柱相接觸，因此，在相鄰位元線之間產生了較大的寄生電容。
有鑑於此，本申請實施例提供一種半導體結構及其形成方法。
第一方面，本申請實施例提供一種半導體結構的形成方法，所述方法包括：
提供半導體襯底，所述半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽；所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向；
在所述位元線隔離溝槽中形成位元線隔離層；其中，所述位元線隔離層與所述位元線隔離溝槽之間具有一空隙，所述空隙位於所述位元線隔離溝槽的底部拐角處且沿所述第二方向延伸，且所述空隙暴露出部分所述位元線隔離溝槽的底部；
透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽；
在所述位元線溝槽中形成位元線。
在一些實施例中，在所述位元線隔離溝槽中形成位元線隔離層，包括：
在所述位元線隔離溝槽中形成初始位元線隔離層；
去除部分所述初始位元線隔離層，形成所述位元線隔離層和所述空隙。
在一些實施例中，在所述位元線隔離溝槽中形成初始位元線隔離層，包括：
在所述位元線隔離溝槽中依次形成第一初始隔離層和第二初始隔離層；
沿第三方向，依次刻蝕去除部分所述第二初始隔離層和部分所述第一初始隔離層，形成第一刻蝕凹槽；其中，所述第一刻蝕凹槽暴露出所述位元線隔離溝槽的第一側壁和所述位元線隔離溝槽的部分底部；所述第三方向為所述位元線隔離溝槽的深度方向；
在所述第一刻蝕凹槽中填充隔離材料，形成第三初始隔離層；
剩餘的所述第一初始隔離層、剩餘的所述第二初始隔離層和所述第三初始隔離層，構成所述初始位元線隔離層。
在一些實施例中，所述去除部分初始位元線隔離層，形成所述位元線隔離層和所述空隙，包括：
在所述位元線隔離溝槽的端部，沿所述第三方向，依次刻蝕所述剩餘的第二初始隔離層和所述剩餘的第一初始隔離層，形成至少一個開口；
透過所述開口，去除所述初始位元線隔離層中的所述剩餘的第一初始隔離層，形成所述位元線隔離層和所述空隙。
在一些實施例中，所述透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽，包括：
透過所述空隙，沿所述第一方向，部分刻蝕所述第一半導體柱，形成第二刻蝕凹槽；其中，所述第二刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第二刻蝕凹槽在所述第一方向上的尺寸小於所述第一半導體柱在所述第一方向上的尺寸；
所述第二刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
在一些實施例中，所述透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽，包括：
透過所述空隙，沿所述第一方向，全部刻蝕所述第一半導體柱，形成第三刻蝕凹槽；其中，所述第三刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第三刻蝕凹槽在所述第一方向上的尺寸等於所述第一半導體柱在所述第一方向上的尺寸；
所述第三刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
在一些實施例中，在形成所述位元線之前，所述方法還包括：
沿所述第三方向，刻蝕去除所述剩餘的第二初始隔離層，形成第四刻蝕凹槽；其中，所述第四刻蝕凹槽暴露出所述空隙和所述位元線隔離溝槽的第二側壁；
透過所述第四刻蝕凹槽，在所述位元線溝槽中，形成所述位元線。
在一些實施例中，透過所述第四刻蝕凹槽，在所述位元線溝槽中形成所述位元線，包括：
在所述第四刻蝕凹槽和所述位元線溝槽中形成初始位元線層；
對所述初始位元線層進行回刻，去除位於所述第四刻蝕凹槽中的初始位元線層，形成所述位元線。
在一些實施例中，在形成所述位元線之後，所述方法還包括：
在所述第四刻蝕凹槽中填充絕緣材料，形成絕緣層；
其中，所述絕緣層的頂表面與所述第三初始隔離層的頂表面平齊。
在一些實施例中，在形成所述絕緣層之後，所述方法還包括：
在所述第一半導體柱中形成多個字元線溝槽，所述字元線溝槽沿所述第一方向延伸；
在所述字元線溝槽中形成字元線。
在一些實施例中，所述在所述第一半導體柱中形成多個字元線溝槽，包括：
沿所述第三方向，刻蝕所述第一半導體柱，形成多個沿所述第二方向間隔排布的所述字元線溝槽和第二半導體柱；
其中，所述字元線溝槽的底部超出於所述位元線的頂部。
在一些實施例中，所述在所述字元線溝槽中形成字元線，包括：
在所述字元線溝槽的側壁形成柵極絕緣層；
在形成有所述柵極絕緣層的字元線溝槽中，依次形成底部初始阻擋層、初始字元線層和頂部初始阻擋層；
沿所述第三方向，依次刻蝕部分所述頂部初始阻擋層、部分所述初始字元線層和部分所述底部初始阻擋層，形成位於所述字元線溝槽中心的字元線隔離溝槽，剩餘的所述初始字元線層構成所述字元線；
其中，所述字元線隔離溝槽的底部保留有部分底部初始阻擋層。
在一些實施例中，在形成所述字元線之後，所述方法還包括：
在所述字元線隔離溝槽中填充絕緣材料，形成字元線隔離層。
第二方面，本申請實施例提供一種半導體結構，至少包括：
半導體襯底；所述半導體襯底包括多個沿第一方向間隔排布的半導體柱和位元線隔離溝槽；所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向；
位元線隔離層，位於所述位元線隔離溝槽中；
位元線，所述位元線部分掩埋於所述半導體柱的底部，且所述位元線的另一部分掩埋於所述位元線隔離層與所述位元線隔離溝槽之間的底部拐角處。
在一些實施例中，所述半導體襯底還包括多個沿第二方向間隔排布的字元線溝槽和第二半導體柱；所述半導體結構還包括：
柵極絕緣層，位於所述字元線溝槽的側壁；
字元線隔離層，位於所述字元線溝槽的中心，且所述字元線隔離層的頂表面與所述第二半導體柱的頂表面平齊；所述字元線隔離層在第三方向上的尺寸小於所述字元線溝槽在所述第三方向上的尺寸；所述第三方向為所述字元線溝槽的深度方向；
頂部阻擋層，位於所述字元線溝槽頂部的柵極絕緣層與對應的字元線隔離層之間；
字元線，位於所述字元線溝槽中間的柵極絕緣層與對應的字元線隔離層之間；
底部阻擋層，位於形成有所述柵極絕緣層的字元線溝槽的底部，且所述底部阻擋層與所述字元線和部分所述字元線隔離層相接觸。
在一些實施例中，所述半導體結構還包括：溝道；
所述溝道位於相鄰兩個柵極絕緣層之間，且所述溝道為與所述字元線對應的、相鄰兩個柵極絕緣層之間的第二半導體柱區域。
本申請實施例提供的半導體結構及其形成方法，其中，半導體結構的形成方法包括：提供半導體襯底，半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽；位元線隔離溝槽沿第二方向延伸；在位元線隔離溝槽中形成位元線隔離層，位元線隔離層與位元線隔離溝槽之間具有一空隙，空隙位於位元線隔離溝槽的底部拐角處且沿第二方向延伸；透過空隙，沿第一方向刻蝕第一半導體柱，形成位元線溝槽；在位元線溝槽中形成位元線。透過本申請實施例提供的半導體結構的形成方法所形成的半導體結構，位元線部分掩埋於位元線隔離溝槽中，位元線的另一部分掩埋於第一半導體柱的底部，如此，可以降低形成的半導體結構的位元線電阻、電壓和電流，並降低了相鄰位元線之間的寄生電容，提高半導體結構的性能。
下面將參照附圖更詳細地描述本申請公開的示例性實施方式。雖然附圖中顯示了本申請的示例性實施方式，然而應當理解，可以以各種形式實現本申請，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本申請，並且能夠將本申請公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本申請更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本申請可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本申請發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本申請教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本申請必然存在第一元件、部件、區、層或部分。
在此使用的術語的目的僅在於描述具體實施例並且不作為本申請的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
基於相關技術中存在的問題，本申請實施例提供一種半導體結構及其形成方法，其中，半導體結構的形成方法包括提供半導體襯底，半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽；位元線隔離溝槽沿第二方向延伸；在位元線隔離溝槽中形成位元線隔離層，位元線隔離層與位元線隔離溝槽之間具有一空隙，空隙位於位元線隔離溝槽的底部拐角處且沿第二方向延伸；透過空隙，沿第一方向刻蝕第一半導體柱，形成位元線溝槽；在位元線溝槽中形成位元線。透過本申請實施例提供的半導體結構的形成方法所形成的半導體結構，位元線部分掩埋於位元線隔離溝槽中，位元線的另一部分掩埋於第一半導體柱的底部，如此，可以降低形成的半導體結構的位元線電阻、電壓和電流，並降低了相鄰位元線之間的寄生電容，提高半導體結構的性能。
本申請實施例提供一種半導體結構的形成方法，如圖1所示，所述半導體結構的形成方法包括以下步驟：
步驟S101、提供半導體襯底，所述半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽。
其中，所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向。
所述半導體襯底可以是矽襯底，所述半導體襯底也可以包括其他半導體元素，例如：鍺（Ge），或包括半導體化合物，例如：碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InP）或銻化銦（InSb），或包括其他半導體合金，例如：矽鍺（SiGe）、磷化砷鎵（GaAsP）、砷化銦鋁（AlInAs）、砷化鎵鋁（AlGaAs）、砷化銦鎵（GaInAs）、磷化銦鎵（GaInP）、及/或磷砷化銦鎵（GaInAsP）或其組合。
所述半導體襯底可以包括處於正面的頂表面以及處於與正面相對的背面的底表面；在忽略頂表面和底表面的平整度的情況下，定義垂直半導體襯底頂表面和底表面的方向為第三方向。在半導體襯底頂表面和底表面（即半導體襯底所在的平面）方向上，定義兩彼此相交（例如彼此垂直）的第一方向和第二方向，例如，可以定義多個位元線隔離溝槽的排列方向為第一方向，定義所述位元線隔離溝槽的延伸方向為第二方向，基於所述第一方向和所述第二方向可以確定所述半導體襯底的平面方向。這裡，所述第一方向、所述第二方向和所述第三方向兩兩垂直。本申請實施例中，定義所述第一方向為X軸方向，定義所述第二方向為Y軸方向，定義所述第三方向為Z軸方向。
本申請實施例中，所述位元線隔離溝槽用於填充隔離材料，以隔離最終形成的位元線。所述第一半導體柱為刻蝕所述半導體襯底形成多個位元線隔離溝槽之後，位於相鄰兩個位元線隔離溝槽之間的半導體襯底。位元線隔離溝槽與第一半導體柱沿第一方向間隔排布。
步驟S102、在所述位元線隔離溝槽中形成位元線隔離層；其中，所述位元線隔離層與所述位元線隔離溝槽之間具有一空隙，所述空隙位於所述位元線隔離溝槽的底部拐角處且沿所述第二方向延伸，且所述空隙暴露出部分所述位元線隔離溝槽的底部。
步驟S103、透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽。
這裡，透過所述空隙，沿第一方向刻蝕所述第一半導體柱可以是刻蝕第一方向上的部分第一半導體柱，也可以是刻蝕第一方向上的全部第一半導柱。
步驟S104、在所述位元線溝槽中形成位元線。
圖2a~2t、3a~3h為本申請實施例提供的半導體結構形成過程的結構示意圖，接下來請參考圖2a~2t、3a~3h對本申請實施例提供的半導體結構的形成方法進一步地詳細說明。
首先，可以參考圖2a至2e，執行步驟S101、提供半導體襯底，所述半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽。
在一些實施例中，所述步驟S101可以包括以下步驟：
步驟S1011、提供半導體襯底。
步驟S1012、在所述半導體襯底的表面形成一圖形化的光阻層。
步驟S1013、透過所述圖形化的光阻層，刻蝕所述半導體襯底，形成多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽。
如圖2a和2b所示，沿Z軸方向刻蝕所述半導體襯底20，形成沿X軸方向間隔排布的位元線隔離溝槽201和第一半導體柱202，位元線隔離溝槽201沿Y軸方向延伸。圖2c為刻蝕後的半導體柱的俯視圖，圖2d和2e分別為沿圖2c中的a-a’、b-b’和c-c’方向的剖視圖，可以看出，位元線隔離溝槽201的底部仍然保留有部分厚度的半導體襯底。
接下來，可以參考圖2f至2j，執行步驟S102、在所述位元線隔離溝槽中形成位元線隔離層；其中，所述位元線隔離層與所述位元線隔離溝槽之間具有一空隙，所述空隙位於所述位元線隔離溝槽的底部拐角處且沿所述第二方向延伸，且所述空隙暴露出部分所述位元線隔離溝槽的底部。
在一些實施例中，步驟S102可以透過以下步驟形成：
步驟S1021、在所述位元線隔離溝槽中形成初始位元線隔離層。
在一些實施例中，所述初始位元線隔離層可以透過以下步驟形成：
步驟S10、在所述位元線隔離溝槽中依次形成第一初始隔離層和第二初始隔離層。
所述第一初始隔離層和所述第二初始隔離層的材料均可以為任意一種合適的絕緣材料，但是第一初始隔離層與第二初始隔離層不同。示例性地，所述第一初始隔離層可以是氧化矽層，所述第二初始隔離層可以是氮化矽層。
本申請實施例中，可以透過任意一種合適的沉積工藝形成第一初始隔離層和第二初始隔離層，例如，化學氣相沉積（Chemical Vapor Deposition，CVD）工藝、物理氣相沉積（Physical Vapor Deposition，PVD）工藝、原子層沉積（Atomic Layer Deposition，ALD）工藝、旋塗工藝或者塗敷工藝。
需要說明的是，在形成第二初始隔離層時，由於工藝的影響，第二初始隔離層往往會覆蓋在第一半導體柱的頂表面，此時，需要對第二初始隔離層進行幹法刻蝕處理或者化學機械拋光處理（Chemical Mechanical Polishing，CMP），以暴露出第一半導體柱的頂表面，因此，本申請實施例中，所述第二初始隔離層的頂表面與所述第一半導體柱的頂表面平齊。
如圖2f所示，在位元線隔離溝槽中依次形成了第一初始隔離層203a和第二初始隔離層204a，其中，第二初始隔離層204a的頂表面與第一半導體柱202的頂表面平齊。
步驟S11、沿第三方向，依次刻蝕去除部分所述第二初始隔離層和部分所述第一初始隔離層，形成第一刻蝕凹槽；其中，所述第一刻蝕凹槽暴露出所述位元線隔離溝槽的第一側壁和所述位元線隔離溝槽的部分底部；所述第三方向為所述位元線隔離溝槽的深度方向。
本申請實施例中，可以採用幹法刻蝕工藝去除部分所述第二初始隔離層和部分所述第一初始隔離層，例如，等離子刻蝕工藝，反應離子刻蝕工藝或者離子銑工藝。
如圖2g所示，沿Z軸方向，依次刻蝕所述第二初始隔離層204a和所述第一初始隔離層203a，去除部分所述第二初始隔離層204a和部分第一初始隔離層203a，暴露出位元線隔離溝槽的第一側壁201-1和部分位元線隔離溝槽的底部，形成了第一刻蝕凹槽A。在形成了第一刻蝕凹槽A後，位元線隔離溝槽中保留有剩餘的第一初始隔離層203和剩餘的第二初始隔離層204。
本申請實施例中，去除部分第二初始隔離層204a和部分第一初始隔離層203a可以是去除每一位元線隔離溝槽中的一半的第二初始隔離層204a和去除每一位元線隔離溝槽中的一半的第一初始隔離層203a。在其它實施例中，也可以是去除其它比例的第二初始隔離層和第一初始隔離層，例如，去除3/5的第二初始隔離層和第一初始隔離層。
步驟S12、在所述第一刻蝕凹槽中填充隔離材料，形成第三初始隔離層。
在一些實施例中，所述隔離材料可以是任意一種絕緣材料，例如氧化矽、氮化矽或者氮氧化矽。本申請實施例中，所述隔離材料與所述第二初始隔離層的組成材料相同。
需要說明的是，在形成第三初始隔離層時，由於工藝的影響，第三初始隔離層往往會覆蓋在第一半導體柱和第二初始隔離層的頂表面，此時，需要對第三初始隔離層進行幹法刻蝕處理或者CMP處理，以暴露出第一半導體柱和第二初始隔離層的頂表面，因此，本申請實施例中，所述第三初始隔離層的頂表面與所述第一半導體柱和所述剩餘的第二初始隔離層的頂表面平齊。
如圖2h所示，在所述第一刻蝕凹槽A中填充隔離材料，形成了第三初始隔離層205，第三初始隔離層的頂表面與第一半導體柱202和剩餘的第二初始隔離層204的頂表面平齊。剩餘的第一初始隔離層203、剩餘的第二初始隔離層204和所述第三初始隔離層205，構成所述初始位元線隔離層206a。
步驟S1022、去除部分所述初始位元線隔離層，形成所述位元線隔離層和所述空隙。
在一些實施例中，所述位元線隔離層和所述空隙可以透過以下步驟形成：
步驟S13、在所述位元線隔離溝槽的端部，沿所述第三方向，依次刻蝕所述剩餘的第二初始隔離層和所述剩餘的第一初始隔離層，形成至少一個開口。
這裡，形成開口的過程可以透過幹法刻蝕工藝形成。
如圖2i所示，在位元線隔離溝槽的任意一端或兩端，沿Z軸方向，依次刻蝕剩餘的第二初始隔離層204和剩餘的第一初始隔離層203，形成一個或者兩個開口B，所述開口B的底部位於剩餘的第一初始隔離層203的內部。
步驟S14、透過所述開口，去除所述初始位元線隔離層中的所述剩餘的第一初始隔離層，形成所述位元線隔離層和所述空隙。
如圖2j所示，採用濕法刻蝕工藝，透過在開口B中注入腐蝕液，例如磷酸溶液（H3PO4）、硫酸溶液或者氫氟酸溶液，以去除初始位元線隔離層206a中的剩餘的第一初始隔離層203，形成位元線隔離層206和空隙C，所述空隙C沿Y軸方向延伸。
接下來，可以參考圖2k和2l，執行步驟S103，透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽。
本申請實施例中，透過空隙，刻蝕第一半導體柱的過程為濕法刻蝕過程，刻蝕第一半導體柱的過程可以包括以下兩種刻蝕過程：
第一種刻蝕過程是：透過所述空隙，沿所述第一方向，部分刻蝕所述第一半導體柱，形成第二刻蝕凹槽。其中，所述第二刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第二刻蝕凹槽在所述第一方向上的尺寸小於所述第一半導體柱在所述第一方向上的尺寸。所述第二刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
如圖2k所示，透過空隙C，沿X軸方向，部分刻蝕第一半導體柱202，形成了第二刻蝕凹槽D，所述第二刻蝕凹槽D在Z軸方向上的尺寸h1等於空隙C在Z軸方向上的尺寸h2，且第二刻蝕凹槽D在Y軸方向上的尺寸w1小於空隙C在Y軸方向上的尺寸w2。本申請實施例中，第二刻蝕凹槽D和空隙C共同構成位元線溝槽E。
第二種刻蝕過程是：透過所述空隙，沿所述第一方向，全部刻蝕所述第一半導體柱，形成第三刻蝕凹槽。其中，所述第三刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第三刻蝕凹槽在所述第一方向上的尺寸等於所述第一半導體柱在所述第一方向上的尺寸。所述第三刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
如圖2l所示，透過空隙C，沿X軸方向，全部刻蝕第一半導體柱202，形成了第三刻蝕凹槽D’，所述第三刻蝕凹槽D’在Z軸方向上的尺寸h3等於空隙C在Z軸方向上的尺寸h2，且第三刻蝕凹槽D’在Y軸方向上的尺寸w3等於空隙C在Y軸方向上的尺寸w2。本申請實施例中，第三刻蝕凹槽D’和空隙C共同構成位元線溝槽E’。
接下來，可以參考圖2m至2t，執行步驟S104、在所述位元線溝槽中形成位元線。
在一些實施例中，在形成所述位元線之前，所述方法還包括：
步驟S15、沿所述第三方向，刻蝕去除所述剩餘的第二初始隔離層，形成第四刻蝕凹槽；其中，所述第四刻蝕凹槽暴露出所述空隙和所述位元線隔離溝槽的第二側壁。
本申請實施例中，可以採用幹法刻蝕工藝刻蝕去除剩餘的第二初始隔離層，形成所述第四刻蝕凹槽。
如圖2m和2n所示，沿Z軸方向，刻蝕去除剩餘的第二初始隔離層204，形成第四刻蝕凹槽F。第四刻蝕凹槽F暴露出空隙C和位元線隔離溝槽的第二側壁201-2。
步驟S16、透過所述第四刻蝕凹槽，在所述位元線溝槽中，形成所述位元線。
在一些實施例中，步驟S16可以透過以下步驟實現：
步驟S161、在所述第四刻蝕凹槽和所述位元線溝槽中形成初始位元線層。
如圖2o和2p所示，採用任意一種合適的沉積工藝，在所述第四刻蝕凹槽F和位元線溝槽E或位元線溝槽E’中形成初始位元線層207a。
步驟S162、對所述初始位元線層進行回刻，去除位於所述第四刻蝕凹槽中的初始位元線層，形成所述位元線。
如圖2q和2r所示，對初始位元線層207a進行回刻，去除了位於第四刻蝕凹槽F中的初始位元線層，形成了位元線207。
本申請實施例中，初始位元線層或位元線的材料包括鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。
在一些實施例中，在形成所述位元線之後，所述半導體結構的形成方法還包括：
步驟S17、在所述第四刻蝕凹槽中填充絕緣材料，形成絕緣層。
這裡，形成所述絕緣層的絕緣材料與所述第三初始隔離層的組成材料可以相同也可以不同。
如圖2s和2t所示，在第四刻蝕凹槽F中填充絕緣材料，形成了絕緣層208，其中，所述絕緣層208的頂表面與所述第三初始隔離層205的頂表面平齊。
在一些實施例中，在形成所述絕緣層之後，所述半導體結構的形成方法還包括以下步驟，下面，以部分刻蝕第一方向上的第一半導體柱（即位元線溝槽E）為例，結合圖3a至3h說明後續的形成過程。
步驟S18、在所述第一半導體柱中形成多個字元線溝槽；所述字元線溝槽沿所述第一方向延伸。
本申請實施例中，所述字元線溝槽用於形成字元線以及字元線隔離結構。
在一些實施例中，步驟S18可以透過以下步驟形成：
步驟S181、沿所述第三方向，刻蝕所述第一半導體柱，形成多個沿所述第二方向間隔排布的所述字元線溝槽和第二半導體柱。
如圖3a所示，沿Z軸方向，刻蝕第一半導體柱，形成多個沿Y軸方向間隔排布的第二半導體柱301和字元線溝槽302，字元線溝槽302沿X軸方向延伸。圖3b為刻蝕後的半導體柱的俯視圖，圖3c和3d分別為沿圖3b中的a-a’、b-b’、c-c’和d-d’方向的剖視圖，可以看出，字元線溝槽302的底部超出於位元線206的頂部。
步驟S19、在所述字元線溝槽中形成字元線。
在一些實施例中，形成字元線的過程可以包括以下步驟：
步驟S191、在所述字元線溝槽的側壁形成柵極絕緣層。
步驟S192、在形成有所述柵極絕緣層的字元線溝槽中，依次形成底部初始阻擋層、初始字元線層和頂部初始阻擋層。
所述柵極絕緣層的材料可以是任意一種絕緣材料，例如氧化矽。所述底部初始阻擋層和所述頂部初始阻擋層的材料可以相同也可以不同，例如所述底部初始阻擋層和所述頂部初始阻擋層均可以為氮化矽。所述初始字元線層的材料包括鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物、氮化鈦或其任何組合。
本申請實施例中，可以透過任意一種合適的沉積工藝形成所述柵極絕緣層、底部初始阻擋層、初始字元線層和頂部初始阻擋層。
如圖3e所示，在字元線溝槽302的側壁形成柵極絕緣層303，且在形成有柵極絕緣層303的字元線溝槽中，依次形成底部初始阻擋層304a、初始字元線層305a和頂部初始阻擋層306a。
步驟S193、沿所述第三方向，依次刻蝕部分所述頂部初始阻擋層、部分所述初始字元線層和部分所述底部初始阻擋層，形成位於所述字元線溝槽中心的字元線隔離溝槽，剩餘的所述初始字元線層構成所述字元線；其中，所述字元線隔離溝槽的底部保留有部分底部初始阻擋層。
如圖3f所示，沿Z軸方向，依次刻蝕部分頂部初始阻擋層306a、部分初始字元線層305a和部分底部初始阻擋層304a，形成位於字元線溝槽中心的字元線隔離溝槽307a，剩餘的初始字元線層構成所述字元線305，且剩餘的頂部初始阻擋層構成所述半導體結構的頂部阻擋層306、剩餘的底部初始阻擋層構成所述半導體結構的底部阻擋層304。本申請實施例中，所形成的字元線隔離溝槽307a的底部還保留有部分底部初始阻擋層304a。
在一些實施例中，在形成所述字元線之後，所述半導體結構的形成方法還包括：
步驟S20、在所述字元線隔離溝槽中填充絕緣材料，形成字元線隔離層。
如圖3g和3h所示，採用任意一種合適的沉積工藝，在字元線隔離溝槽307a中沉積絕緣材料，形成字元線隔離層307。所述字元線隔離層用於隔離相鄰的字元線305。
需要說明的是，本申請實施例提供的半導體結構的形成方法可以適用於任意一種垂直全環柵（Vertical Gate-All-Around，VGAA）半導體器件，例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）。
本申請實施例提供的半導體結構的形成方法所形成的半導體結構，包括掩埋字元線和掩埋位元線，其中，位元線部分掩埋於位元線隔離溝槽中，位元線的另一部分掩埋於第一半導體柱的底部，如此，可以降低形成的半導體結構的位元線電阻、電壓和電流，並降低了相鄰位元線之間的寄生電容，提高半導體結構的性能。
除此之外，本申請實施例還提供一種半導體結構，所述半導體結構透過上述實施例提供的半導體結構的形成方法形成。圖4a為本申請實施例提供的半導體結構的一種可選的俯視圖，圖4b~4d分別為半導體結構沿不同方向的剖視圖，如圖4a~4d所示，所述半導體結構40包括：半導體襯底、位元線402和字元線403。
其中，所述半導體襯底包括多個沿第一方向間隔排布的半導體柱401（對應上述實施中被刻蝕形成第二半導體柱後的第一半導體柱）和位元線隔離溝槽；所述位元線隔離溝槽中填充有位元線隔離層404。本申請實施例中，所述位元線隔離溝槽沿第二方向延伸，即所述位元線隔離層404沿第二方向延伸，所述第一方向垂直於所述第二方向。
本申請實施例中，定義第一方向為X軸方向，定義第二方向為Y軸方向，定義第三方向為Z軸方向。
所述位元線402部分掩埋於所述半導體柱401的底部，且所述位元線402的另一部分掩埋於所述位元線隔離層404與所述位元線隔離溝槽之間的底部拐角處，所述位元線402沿Y軸方向延伸。
在一些實施例中，所述半導體襯底還包括多個沿Y軸方向間隔排布的字元線溝槽和第二半導體柱405，所述第一半導體柱401包括所述第二半導體柱405，所述半導體結構40還包括：柵極絕緣層406，位於所述字元線溝槽的側壁；字元線隔離層407，位於所述字元線溝槽的中心，且所述字元線隔離層407的頂表面與所述第二半導體柱405的頂表面平齊；所述字元線隔離層在第三方向上的尺寸h4小於所述字元線溝槽在所述第三方向上的尺寸h5；所述第三方向為所述字元線溝槽的深度方向。
在一些實施例中，字元線403，位於所述字元線溝槽中間的柵極絕緣層406與對應的字元線隔離層407之間；所述半導體結構40還包括：頂部阻擋層408，位於所述字元線溝槽頂部的柵極絕緣層406與對應的字元線隔離層407之間；底部阻擋層409，位於形成有所述柵極絕緣層406的字元線溝槽的底部，且所述底部阻擋層409與所述字元線403和部分所述字元線隔離層407相接觸。
在一些實施例中，所述半導體結構還包括：溝道410；所述溝道401位於相鄰兩個柵極絕緣層406之間，且所述溝道401為與所述字元線403對應的、相鄰兩個柵極絕緣層406之間的第二半導體柱區域。
在其它實施例中，所述半導體結構還可以包括：存儲電容或者可調電阻等功能器件，這裡不再詳細說明。
本申請實施例中的半導體結構與上述實施例中的半導體結構的形成方法類似，對於本申請實施例未詳盡披露的技術特徵，請參考上述實施例進行理解，這裡，不再贅述。
本申請實施例提供的半導體結構，由於位元線部分掩埋於位元線隔離溝槽中，另一部分掩埋於半導體柱的底部，如此，可以降低形成的半導體結構的位元線電阻、電壓和電流，並降低了相鄰位元線之間的寄生電容，提高了半導體結構的性能。
在本申請所提供的幾個實施例中，應該理解到，所揭露的設備和方法，可以透過非目標的方式實現。以上所描述的設備實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，如：多個單元或組件可以結合，或可以集成到另一個系統，或一些特徵可以忽略，或不執行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合。
上述作為分離部件說明的單元可以是、或也可以不是物理上分開的，作為單元顯示的部件可以是、或也可以不是物理單元，即可以位於一個地方，也可以分佈到多個網路單元上；可以根據實際的需要選擇其中的部分或全部單元來實現本實施例方案的目的。
本申請所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上所述，僅為本申請實施例的一些實施方式，但本申請實施例的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本申請實施例揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本申請實施例的保護範圍之內。因此，本申請實施例的保護範圍應以申請專利範圍的保護範圍為準。
20:半導體襯底
201:位元線隔離溝槽
201-1:位元線隔離溝槽的第一側壁
201-2:位元線隔離溝槽的第二側壁
202:第一半導體柱
203a:第一初始隔離層
203:剩餘的第一初始隔離層203
204a:第二初始隔離層
204:剩餘的第二初始隔離層
205:第三初始隔離層
206a:初始位元線隔離層
206/404:位元線隔離層
207a:初始位元線層
207/402:位元線
208:絕緣層
301/405:第二半導體柱
302:字元線溝槽
303/406:柵極絕緣層
304a:底部初始阻擋層
304/409:底部阻擋層
305a:初始字元線層
305/403:字元線
306a:頂部初始阻擋層
306/408:頂部阻擋層
307a:字元線隔離溝槽
307/407:字元線隔離層
40:半導體結構
401:半導體柱
410:溝道
A:第一刻蝕凹槽
B:開口
C:空隙
D:第二刻蝕凹槽
D’:第三刻蝕凹槽
E/E’:位元線溝槽
F:第四刻蝕凹槽
S101~S104:步驟
在附圖（其不一定是按比例繪製的）中，相似的附圖標記可在不同的視圖中描述相似的部件。具有不同字母後綴的相似附圖標記可表示相似部件的不同示例。附圖以示例而非限制的方式大體示出了本文中所討論的各個實施例。
圖1為本申請實施例提供的半導體結構的形成方法的一種可選的流程示意圖；
圖2a~2t、3a~3h為本申請實施例提供的半導體結構形成過程的結構示意圖；
圖4a為本申請實施例提供的半導體結構的一種可選的俯視圖；
圖4b~4d為本申請實施例提供的半導體結構沿不同方向的剖視圖。
S101~S104:步驟
Claims (10)
- 一種半導體結構的形成方法，其中，所述方法包括： 提供半導體襯底，所述半導體襯底包括多個沿第一方向間隔排布的第一半導體柱和位元線隔離溝槽；所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向；在所述位元線隔離溝槽中形成位元線隔離層；其中，所述位元線隔離層與所述位元線隔離溝槽之間具有一空隙，所述空隙位於所述位元線隔離溝槽的底部拐角處且沿所述第二方向延伸，且所述空隙暴露出部分所述位元線隔離溝槽的底部；透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽；以及在所述位元線溝槽中形成位元線。
- 如請求項1所述的方法，其中，在所述位元線隔離溝槽中形成位元線隔離層，包括： 在所述位元線隔離溝槽中形成初始位元線隔離層；去除部分所述初始位元線隔離層，形成所述位元線隔離層和所述空隙，其中，在所述位元線隔離溝槽中形成初始位元線隔離層，包括：在所述位元線隔離溝槽中依次形成第一初始隔離層和第二初始隔離層；沿第三方向，依次刻蝕去除部分所述第二初始隔離層和部分所述第一初始隔離層，形成第一刻蝕凹槽；其中，所述第一刻蝕凹槽暴露出所述位元線隔離溝槽的第一側壁和所述位元線隔離溝槽的部分底部；所述第三方向為所述位元線隔離溝槽的深度方向；在所述第一刻蝕凹槽中填充隔離材料，形成第三初始隔離層；以及剩餘的所述第一初始隔離層、剩餘的所述第二初始隔離層和所述第三初始隔離層，構成所述初始位元線隔離層，其中，所述去除部分初始位元線隔離層，形成所述位元線隔離層和所述空隙，包括：在所述位元線隔離溝槽的端部，沿所述第三方向，依次刻蝕所述剩餘的第二初始隔離層和所述剩餘的第一初始隔離層，形成至少一個開口；透過所述開口，去除所述初始位元線隔離層中的所述剩餘的第一初始隔離層，形成所述位元線隔離層和所述空隙。
- 如請求項2所述的方法，其中，所述透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽，包括： 透過所述空隙，沿所述第一方向，部分刻蝕所述第一半導體柱，形成第二刻蝕凹槽；其中，所述第二刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第二刻蝕凹槽在所述第一方向上的尺寸小於所述第一半導體柱在所述第一方向上的尺寸；以及所述第二刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
- 如請求項2所述的方法，其中，所述透過所述空隙，沿所述第一方向刻蝕所述第一半導體柱，形成位元線溝槽，包括： 透過所述空隙，沿所述第一方向，全部刻蝕所述第一半導體柱，形成第三刻蝕凹槽；其中，所述第三刻蝕凹槽在所述第三方向上的尺寸等於所述空隙在所述第三方向上的尺寸，且所述第三刻蝕凹槽在所述第一方向上的尺寸等於所述第一半導體柱在所述第一方向上的尺寸；以及所述第三刻蝕凹槽和所述空隙共同構成所述位元線溝槽。
- 如請求項3或4所述的方法，其中，在形成所述位元線之前，所述方法還包括： 沿所述第三方向，刻蝕去除所述剩餘的第二初始隔離層，形成第四刻蝕凹槽；其中，所述第四刻蝕凹槽暴露出所述空隙和所述位元線隔離溝槽的第二側壁；透過所述第四刻蝕凹槽，在所述位元線溝槽中，形成所述位元線，在形成所述位元線之後，所述方法還包括：在所述第四刻蝕凹槽中填充絕緣材料，形成絕緣層；其中，所述絕緣層的頂表面與所述第三初始隔離層的頂表面平齊。
- 如請求項5所述的方法，其中，透過所述第四刻蝕凹槽，在所述位元線溝槽中形成所述位元線，包括： 在所述第四刻蝕凹槽和所述位元線溝槽中形成初始位元線層；以及對所述初始位元線層進行回刻，去除位於所述第四刻蝕凹槽中的初始位元線層，形成所述位元線。
- 如請求項5所述的方法，其中，在形成所述絕緣層之後，所述方法還包括： 在所述第一半導體柱中形成多個字元線溝槽，所述字元線溝槽沿所述第一方向延伸；以及在所述字元線溝槽中形成字元線，其中，所述在所述第一半導體柱中形成多個字元線溝槽，包括：沿所述第三方向，刻蝕所述第一半導體柱，形成多個沿所述第二方向間隔排布的所述字元線溝槽和第二半導體柱；其中，所述字元線溝槽的底部超出於所述位元線的頂部，其中，所述在所述字元線溝槽中形成字元線，包括：在所述字元線溝槽的側壁形成柵極絕緣層；在形成有所述柵極絕緣層的字元線溝槽中，依次形成底部初始阻擋層、初始字元線層和頂部初始阻擋層；以及沿所述第三方向，依次刻蝕部分所述頂部初始阻擋層、部分所述初始字元線層和部分所述底部初始阻擋層，形成位於所述字元線溝槽中心的字元線隔離溝槽，剩餘的所述初始字元線層構成所述字元線；其中，所述字元線隔離溝槽的底部保留有部分底部初始阻擋層。
- 如請求項7所述的方法，其中，在形成所述字元線之後，所述方法還包括： 在所述字元線隔離溝槽中填充絕緣材料，形成字元線隔離層。
- 一種半導體結構，其中，至少包括： 半導體襯底；所述半導體襯底包括多個沿第一方向間隔排布的半導體柱和位元線隔離溝槽；所述位元線隔離溝槽沿第二方向延伸，所述第一方向垂直於所述第二方向；位元線隔離層，位於所述位元線隔離溝槽中；以及位元線，所述位元線部分掩埋於所述半導體柱的底部，且所述位元線的另一部分掩埋於所述位元線隔離層與所述位元線隔離溝槽之間的底部拐角處。
- 如請求項9所述的半導體結構，其中，所述半導體襯底還包括多個沿第二方向間隔排布的字元線溝槽和第二半導體柱；所述半導體結構還包括： 柵極絕緣層，位於所述字元線溝槽的側壁；字元線隔離層，位於所述字元線溝槽的中心，且所述字元線隔離層的頂表面與所述第二半導體柱的頂表面平齊；所述字元線隔離層在第三方向上的尺寸小於所述字元線溝槽在所述第三方向上的尺寸；所述第三方向為所述字元線溝槽的深度方向；頂部阻擋層，位於所述字元線溝槽頂部的柵極絕緣層與對應的字元線隔離層之間；字元線，位於所述字元線溝槽中間的柵極絕緣層與對應的字元線隔離層之間；以及底部阻擋層，位於形成有所述柵極絕緣層的字元線溝槽的底部，且所述底部阻擋層與所述字元線和部分所述字元線隔離層相接觸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110941165.9A CN116133371A (zh) | 2021-08-17 | 2021-08-17 | 半导体结构及其形成方法 |
| CN202110941165.9 | 2021-08-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202310342A true TW202310342A (zh) | 2023-03-01 |
| TWI820868B TWI820868B (zh) | 2023-11-01 |
Family
ID=85239449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111131013A TWI820868B (zh) | 2021-08-17 | 2022-08-17 | 半導體結構及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN116133371A (zh) |
| TW (1) | TWI820868B (zh) |
| WO (1) | WO2023019902A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116347889A (zh) * | 2023-03-14 | 2023-06-27 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法及电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8487369B2 (en) * | 2009-10-30 | 2013-07-16 | Hynix Semiconductor Inc. | Semiconductor device with buried gates and buried bit lines and method for fabricating the same |
| US8691680B2 (en) * | 2011-07-14 | 2014-04-08 | Nanya Technology Corp. | Method for fabricating memory device with buried digit lines and buried word lines |
| KR20150019069A (ko) * | 2013-08-12 | 2015-02-25 | 에스케이하이닉스 주식회사 | 매립 비트라인을 갖는 반도체 장치 및 이를 이용한 전자 장치 |
| US10636796B2 (en) * | 2017-08-02 | 2020-04-28 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
| CN113241346B (zh) * | 2021-05-08 | 2023-09-26 | 福建省晋华集成电路有限公司 | 半导体器件及其形成方法 |
-
2021
- 2021-08-17 CN CN202110941165.9A patent/CN116133371A/zh active Pending
-
2022
- 2022-02-24 WO PCT/CN2022/077727 patent/WO2023019902A1/zh unknown
- 2022-08-17 TW TW111131013A patent/TWI820868B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116347889A (zh) * | 2023-03-14 | 2023-06-27 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法及电子设备 |
| CN116347889B (zh) * | 2023-03-14 | 2024-01-12 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023019902A1 (zh) | 2023-02-23 |
| CN116133371A (zh) | 2023-05-16 |
| TWI820868B (zh) | 2023-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9679815B2 (en) | Semiconductor device and method of fabricating the same | |
| US9299716B2 (en) | Methods of manufacturing a semiconductor device | |
| KR100673012B1 (ko) | 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 | |
| US9385132B2 (en) | Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices | |
| TW202040791A (zh) | 整合互補式場效電晶體之結構及ｓｒａｍ位元單元 | |
| US8283715B2 (en) | Method and apparatus for buried word line formation | |
| JP3860582B2 (ja) | 半導体装置の製造方法 | |
| US10439048B2 (en) | Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices | |
| KR20090085642A (ko) | 패턴 층을 에칭하여 그 안에 스태거형 하이트들을 형성하는 방법 및 중간 반도체 디바이스 구조물 | |
| JPH1074904A (ja) | サブｇｒゲートの製造方法 | |
| TW202310342A (zh) | 半導體結構及其形成方法 | |
| KR20230094338A (ko) | 반도체 소자의 제조 방법 | |
| WO2002050896A2 (en) | Method for fabricating vertical transistor rench capacitor dram cells | |
| WO2023108972A1 (zh) | 半导体结构的形成方法、叠层结构及其形成方法 | |
| WO2023004890A1 (zh) | 半导体结构及其形成方法 | |
| WO2023040135A1 (zh) | 半导体结构的形成方法及半导体结构 | |
| JP2010520645A (ja) | 半導体材料内へのトレンチの形成 | |
| WO2023040157A1 (zh) | 半导体结构及其形成方法 | |
| US20230057480A1 (en) | Semiconductor structure and method for forming same | |
| US11037937B2 (en) | SRAM bit cells formed with dummy structures | |
| US20230118405A1 (en) | Semiconductor structure and method for forming same | |
| WO2023245768A1 (zh) | 半导体结构及其形成方法、版图结构 | |
| US20230120017A1 (en) | Semiconductor structure and method for fabricating same | |
| WO2023065492A1 (zh) | 半导体结构及其形成方法 | |
| WO2023060790A1 (zh) | 半导体结构及其形成方法 |