WO2023245768A1 - 半导体结构及其形成方法、版图结构 - Google Patents

半导体结构及其形成方法、版图结构 Download PDF

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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • DRAM Dynamic Random Access Memory
  • embodiments of the present disclosure provide a semiconductor structure, a method of forming the same, and a layout structure.
  • embodiments of the present disclosure provide a method for forming a semiconductor structure, including:
  • the substrate includes a first region and a second region arranged sequentially along a second direction, and a T-shaped array located in the first region and the second region and arranged along the first direction and the third direction.
  • Active column the first direction, the second direction and the third direction are perpendicular to each other, and the first direction and the second direction are parallel to the substrate surface;
  • a T-shaped gate structure located on the surface of the T-shaped active pillar and a bit line structure extending along the third direction are formed in the first region; wherein, a plurality of the T-shaped gate structures located in the first direction Type gate structures are connected to each other;
  • a capacitor structure extending along the second direction is formed in the second region, and both the bit line structure and the capacitor structure are connected to the T-shaped gate structure.
  • inventions of the present disclosure provide a semiconductor structure, which is formed by the above-mentioned method for forming a semiconductor structure.
  • the semiconductor structure includes:
  • a semiconductor substrate and T-shaped active pillars located on the surface of the semiconductor substrate; the T-shaped active pillars are arranged in an array along the first direction and the third direction;
  • the bit line structure and the capacitor structure are both connected to the T-shaped gate structure; the first direction, the second direction and the third direction are mutually exclusive. vertical, and the first direction and the second direction are parallel to the surface of the semiconductor substrate.
  • embodiments of the present disclosure provide a layout structure, including: the above-mentioned semiconductor structures arranged at intervals along the second direction;
  • the semiconductor structure includes memory cells arranged in an array along the first direction and the third direction; the memory unit includes a T-shaped gate structure and a capacitor structure;
  • the two adjacent memory cells in the second direction are centrally symmetrical, and the projection areas of the capacitive structures of the two adjacent memory cells in the second direction in the first direction at least partially overlap.
  • the semiconductor structure, its formation method, and layout structure provided by the embodiments of the present disclosure form a T-shaped gate structure, and subsequently word lines can be formed outside the T-shaped gate structure.
  • the interconnection of word lines on the same plane can also control the size of the word lines, thereby reducing the coupling effect between word line steps.
  • Figure 1 is a schematic flowchart of a semiconductor structure forming method provided by an embodiment of the present disclosure
  • FIGS 2a to 2l and Figures 3a to 3q are schematic structural diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure.
  • FIGS. 4a to 4e are schematic structural diagrams of semiconductor structures provided by embodiments of the present disclosure.
  • 5a to 5d are schematic planar structural diagrams of semiconductor structures provided by embodiments of the present disclosure.
  • Figures 6a and 6b are plan layout views of the layout structure provided by the embodiment of the present disclosure.
  • the three directions may include the X-axis, Y-axis, and Z-axis directions.
  • the substrate may include a top surface on the front side and a bottom surface on the back side opposite to the front side; when flatness of the top surface and the bottom surface is ignored, a direction perpendicular to the top surface and the bottom surface of the substrate is defined as a third direction.
  • two directions that intersect each other are defined.
  • the direction in which the word line extends is defined as the first direction
  • the extending direction of the capacitor structure is defined as The second direction
  • the planar direction of the substrate can be determined based on the first direction and the second direction.
  • the first direction, the second direction and the third direction are perpendicular to each other.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y-axis direction
  • the third direction is defined as the Z-axis direction.
  • FIG. 1 is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the disclosure. As shown in Figure 1, the method for forming a semiconductor structure includes the following steps:
  • the substrate at least includes a semiconductor substrate.
  • the semiconductor substrate may be a silicon substrate.
  • the semiconductor substrate may also include other semiconductor elements, such as germanium (Ge), or semiconductor compounds, such as silicon carbide (SiC). ), gallium arsenide (GaAs), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InAs) or indium antimonide (InSb), or other semiconductor alloys, such as silicon germanium (SiGe) , gallium arsenic phosphide (GaAsP), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), indium gallium arsenide (GaInAs), indium gallium phosphide (GaInP), and/or indium gallium arsenide phosphide ( GaInAsP) or a combination thereof.
  • germanium germanium
  • GaAs gallium ar
  • part of the T-shaped gate structure is a double gate structure, and the other part is a four-sided ring gate structure.
  • the T-shaped gate structure covers the first and second surfaces of the T-shaped active pillar along the third direction, one side of the T-shaped active pillar along the first direction, and one side of the T-shaped active pillar along the second direction.
  • bit line structure and the T-shaped gate structure are formed on the surface of the T-shaped active pillar, the bit line structure and the T-shaped gate structure are connected through the T-shaped active pillar.
  • Step S103 Form a capacitor structure extending in the second direction in the second region, and both the bit line structure and the capacitor structure are connected to the T-shaped gate structure.
  • Figures 2a to 2l and Figures 3a to 3q are schematic structural diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure. The following is a detailed description of the formation process of the semiconductor structure provided by the embodiment of the present disclosure in conjunction with Figures 2a to 2l and Figures 3a to 3q. illustrate.
  • step S101 can be performed with reference to FIGS. 2a to 2k to provide a substrate; the substrate includes a first region and a second region arranged sequentially along a second direction, and a first region and a third region located in the first region and the second region along the first direction and a third region.
  • T-shaped active pillars arranged in a directional array.
  • Figure 2a is a three-dimensional view
  • Figures 2b to 2k are top views or cross-sectional views along a-a', bb' and c-c' of the semiconductor structure formation process.
  • a stacked structure 11 located in the first region A and the second region B is formed on the surface of the semiconductor substrate 10; the stacked structure 11 includes first semiconductor layers 111 and 111 alternately stacked along the third direction. second semiconductor layer 112.
  • the material of the first semiconductor layer 111 may be germanium (Ge), silicon germanium (SiGe), or silicon carbide; it may also be silicon-on-insulator (SOI) or germanium-on-insulator. (Germanium-on-Insulator, GOI).
  • the materials of the first semiconductor layer 111 and the second semiconductor layer 112 are different because the first semiconductor layer 111 needs to be removed later and the second semiconductor layer 112 remains. Therefore, the first semiconductor layer 111 has a larger selective etching ratio relative to the second semiconductor layer 112.
  • the etching selectivity ratio of the first semiconductor layer 111 and the second semiconductor layer 112 may be 5-15, so that during etching During the process, the first semiconductor layer 111 is easier to be removed by etching than the second semiconductor layer 112 .
  • the thickness of the first semiconductor layer 111 may be 5-30 nanometers (nm), such as 10 nm or 25 nm; the thickness of the second semiconductor layer 112 may be 50-80 nm, such as 60 nm or 75 nm.
  • the number of layers of the first semiconductor layer 111 and the second semiconductor layer 112 in the stacked structure 11 can be set according to the required capacitance density (or storage density). The greater the number of layers of the first semiconductor layer 111 and the second semiconductor layer 112, the higher the number of layers. The resulting semiconductor structure has a higher degree of integration and a greater capacitance density.
  • the first semiconductor layer 111 and the second semiconductor layer 112 can be formed by any of the following deposition processes: epitaxial process, chemical vapor deposition (Chemical Vapor Deposition, CVD) process, physical vapor deposition (Physical Vapor Deposition, PVD) ) process, Atomic Layer Deposition (ALD) process, spin coating process, coating process or thin film process, etc.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • ALD Atomic Layer Deposition
  • spin coating process coating process or thin film process, etc.
  • the first semiconductor layer 111 in the first region A is removed to expose the second semiconductor layer 112 in the first region A.
  • the first semiconductor layer 111 in the first region A can be removed through a wet etching process (for example, using strong acid etching such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.) or a dry etching process. Since the first semiconductor layer 111 has a high etching selectivity ratio relative to the second semiconductor layer 112, the second semiconductor layer 112 may not be damaged when the first semiconductor layer 111 is removed.
  • the exposed second semiconductor layer 112 is thinned to form an initial active layer 110 .
  • the second semiconductor layer 112 can be thinned in the following two ways to form the initial active layer 110:
  • Method 1 Directly dry-etch the second semiconductor layer 112 until the required thickness is formed, and then stop etching.
  • Method two oxidize the second semiconductor layer 112 in situ, oxidize part of the second semiconductor layer 112 into a silicon oxide layer, and remove the silicon oxide layer through wet etching or dry etching technology.
  • the second semiconductor layer 112 is thinned to 15-25 nm to form the initial active layer 110.
  • the thickness of the formed initial active layer 110 may be 20 nm.
  • a channel region formed by a fully depleted semiconductor layer can be formed.
  • holes are easily recombined in the source region without accumulation, so the floating body effect can be improved; in addition, since the two adjacent initial active layers
  • the gap between 110 becomes larger, so that more space can be reserved for the formation of the gate structure and the subsequent word line structure, which reduces the coupling effect of the word line and the complexity of the preparation process of the gate structure and the word line structure. and manufacturing costs.
  • processing the initial active layer 110 to form the T-shaped active pillar 12 may include the following steps: sequentially forming the first sacrificial layer 131 and the first support layer 141 on the surface of the initial active layer 110; wherein, A support layer 141 is filled between the first sacrificial layers 131; part of the first support layer 141 in the first region A, part of the first sacrificial layer 131, part of the initial active layer 110, and part of the stack in the second region B are removed.
  • the material of the first sacrificial layer 131 may be silicon oxide or other suitable materials.
  • the material of the first support layer 141 may be silicon nitride or other suitable materials.
  • the material of the first sacrificial layer 131 and the first support layer 141 should be different and have different etching selectivity ratios under the same etching conditions.
  • the first sacrificial layer 131 and the semiconductor substrate 10 The etching selectivity ratio between them is greater than the etching selectivity ratio between the first support layer 141 and the semiconductor substrate 10 .
  • the first support layer 141 is used to support the second semiconductor layer 112. Since a T-shaped gate structure needs to be formed on the surface of the second semiconductor layer 112, the first support layer 141 can also be used to support the second semiconductor layer 112.
  • the T-shaped gate structure can improve the stability of the formed semiconductor structure and prevent the formed semiconductor structure from collapse.
  • part of the first support layer 141, part of the first sacrificial layer 131, part of the initial active layer 110 in the first region A, and part of the stacked structure of the second region B may be removed through dry etching technology. 11 to form a plurality of concave grooves 15 spaced apart along the first direction.
  • each T-shaped active pillar is used to form a memory cell, and two adjacent memory cells in the X-axis direction are isolated by the concave trench 15 .
  • the method of forming the semiconductor structure further includes: filling the concave trench 15 with an isolation material to form an isolation layer 151 .
  • the isolation material can be a low dielectric constant (Low K) material, such as SiCON.
  • the etching selectivity ratio between the isolation layer 151 and the semiconductor substrate 10 is greater than the etching selectivity ratio between the first sacrificial layer 131 and the semiconductor substrate 10 , that is, under the same etching conditions, the isolation Layer 151 is easier to be etched away than first sacrificial layer 131 .
  • Low K material is used as the isolation material, which can reduce the parasitic capacitance of the semiconductor structure, thereby reducing the capacitance-resistance delay and improving the response time of the semiconductor structure.
  • Figure 2l is a schematic three-dimensional structural diagram of a T-shaped active pillar 12 located in the first area A.
  • the first active pillar 121, the second active pillar 122, and the third active pillar 123 and the fourth active pillar 124 may be formed by the following steps: removing part of the first sacrificial layer 131 in the X-axis direction and the Y-axis direction, exposing part of the initial active layer 110, and forming the second space D; wherein, the exposed The portions of the initial active layer 110 extending along the X-axis direction and the Y-axis direction constitute the first active pillar 121 and the third active pillar 123 respectively (as shown in FIG. 2l); the unexposed initial active layer The portions of 110 extending along the first direction and the second direction respectively constitute the second active pillar 122 and the fourth active pillar 124 (as shown in FIG. 2l); the second space D includes the first space C.
  • the gate dielectric layer 161 can be formed through an in-situ steam generation (ISSG,) process, and the thickness of the gate dielectric layer 161 can be 45 to 80 nm, such as 50 nm or 70 nm.
  • the gate conductive layer 162 can be formed by any suitable deposition process, such as a chemical vapor deposition process, a physical vapor deposition process, and an atomic layer deposition process.
  • part of the gate metal layer 162-1 located at the first end of the T-shaped gate structure 16 can subsequently be used as a connecting layer to connect the T-shaped gate structure of the same layer. part of the wordline structure.
  • the bit line structure 17 can be formed by the following steps: removing part of the first sacrificial layer 131 and part of the isolation layer 151 on the sidewalls of the fourth active pillar 124 to form a bit line trench. Groove 171; wherein, the bit line trench 171 exposes one end of the fourth active pillar 124 away from the third active pillar 123, and there is partial isolation between the two adjacent T-shaped active pillars 12 in the X-axis direction. Layer 151; fill the bit line trench 171 with bit line metal material to form a bit line structure 17 extending along the Z-axis direction.
  • the bit line metal material is directly in contact with the second semiconductor layer 112.
  • Subsequent rapid thermal annealing treatment can be used to cause the metal material to react directly with the second semiconductor layer 112 in situ to form metal silicide. Since metal silicide has The lower resistance value can therefore reduce the contact resistance between the bit line structure and the fourth active pillar, thereby further reducing the power consumption of the semiconductor structure.
  • the methods of thinning the second semiconductor layer 112 in the second region B include the following two methods:
  • the second semiconductor layer 112 may not be thinned.
  • step S103 is performed to form a capacitor structure extending in the second direction in the second region, and the bit line structure and the capacitor structure are both connected to the T-shaped gate structure.
  • Figures 3i to 3p are top views or cross-sectional views along a-a', bb' and c-c' of the semiconductor structure formation process
  • Figure 3q is a three-dimensional view of the formed semiconductor structure.
  • the capacitor structure 18 can be formed by the following steps: forming a second support layer 142 on the surface of the first sub-pillar 1251; forming a second sacrificial layer 132 on the surface of the second sub-pillar 1252.
  • the second sacrificial layer 132 is filled between the second sub-pillars 1252, and the material of the second sacrificial layer 132 may be silicon oxide or silicon oxynitride.
  • the third semiconductor layer 20 may be a metal silicide layer.
  • a layer of metal material may be deposited on the surface of the third sub-pillar 1253, for example, it may be cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni), tungsten (W), platinum (Pt) ) and palladium (Pd); and then through rapid thermal annealing treatment, the metal material reacts with the third sub-pillar 1253, thereby forming metal silicide on the surface of the third sub-pillar 1253. Since metal silicide has a lower resistance value, the contact resistance between the lower electrode and the drain electrode can be reduced, thereby reducing the power consumption of the semiconductor structure.
  • the first electrode layer 181 can be formed by any one of the following deposition processes: selective atomic layer deposition process, chemical vapor deposition process, physical vapor deposition process and spin coating process.
  • the material of the first electrode layer 181 may include metal or metal nitride, such as ruthenium (Ru) or titanium nitride.
  • the material of the protective layer 21 can be silicon nitride or any other suitable material.
  • the protective layer 21 is used to protect the first electrode layer 181 from damage when the second sacrificial layer 132 is subsequently removed. Therefore, it is necessary to set the etching selectivity ratio between the second sacrificial layer 132 and the second sub-pillar 1252 to be greater than the etching selectivity ratio between the protective layer 21 and the second sub-pillar 1252 .
  • the protective layer 21 can be removed by wet etching (for example, using strong acid etching such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.) or dry etching technology.
  • the dielectric layer 182 and the second electrode layer 183 may be formed by any one of the following deposition processes: selective atomic layer deposition process, chemical vapor deposition process, physical vapor deposition process and spin coating process.
  • the material of the second electrode layer 183 may include metal or metal nitride, such as ruthenium (Ru) or titanium nitride.
  • the material of the dielectric layer 182 may include a high-K dielectric material, such as lanthanum oxide (La 2 O 3 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), hafnium oxynitride (HfON), or hafnium silicate.
  • the material of the first electrode layer and the second electrode layer may also be polysilicon.
  • the capacitor structure 18 extends along the Y-axis direction, that is to say, each capacitor structure 18 is parallel to the semiconductor substrate, that is, the capacitor structure 18 is horizontal.
  • the horizontal capacitor structure 18 can reduce the possibility of tipping or breaking, thereby improving the stability of the capacitor structure 18; on the other hand, multiple capacitor structures in the vertical direction
  • the stacked structure formed by stacking can form a three-dimensional semiconductor structure, which can then improve the integration of the semiconductor structure and achieve shrinkage.
  • the method of forming the semiconductor structure further includes: forming a conductive layer 184 on the surface of the second electrode layer 183, and the conductive layer 184 is filled between adjacent third sub-pillars 1253.
  • the material of the conductive layer 184 may be polysilicon, or any other suitable conductive material, such as doped polysilicon.
  • the word line step 19 may be formed by the following steps: first, forming a photoresist layer with a first opening on the surface along the first region A; the first opening exposes one end of the first region A; The first area A of the photoresist layer with the first opening is etched to form a first ladder structure; secondly, a photoresist layer with a second opening is formed on the surface of the first ladder structure, and the second opening exposes part of the first ladder structure, the first ladder structure is etched through the photoresist layer with the second opening to form the second ladder structure, wherein the size of the second opening in the first direction is larger than the size of the first opening; again, on the surface of the second ladder structure A photoresist layer with a third opening is formed, the third opening exposes part of the second ladder structure, and the second ladder structure is etched through the photoresist layer of the third opening to form a third ladder structure, wherein the third opening is in the first The size in the direction is larger than the size of the second opening;
  • the word line step 19 can also be formed by the following steps: first, forming a first word line with a first length on the substrate surface in the first area A, wherein the first word line is aligned with the X-axis direction.
  • the first layer T-shaped gate structure 16 on the bottom layer is electrically connected; secondly, a first isolation unit with a second length is formed on the surface of the first word line; a second word with a second length is formed on the surface of the first isolation unit.
  • the second word line is electrically connected to the second layer T-shaped gate structure 16 of the previous bottom layer along the first direction, wherein the first length is greater than the second length, and the first isolation unit is configured to isolate the adjacent first word line and the second word line; again, a second isolation unit with a third length is formed on the surface of the second word line; a third word line with a third length is formed on the surface of the second isolation unit, wherein the third word line is The third layer T-shaped gate structure 16 is electrically connected from bottom to top along the X-axis direction, wherein the second length is greater than the third length, and the second isolation unit is configured to isolate the adjacent second word line and the third word line. ; Repeat the above steps, and after multiple forming processes, a word line step 19 composed of multiple word lines is formed.
  • a T-shaped gate structure is formed and the word line side connection method is used, which not only solves the problem that the interconnection of word lines on the same plane is difficult to achieve for multi-layer stacking, but also can control the side connection by word line size to reduce word line coupling.
  • Embodiments of the present disclosure also provide a semiconductor structure.
  • the semiconductor structure is formed by the formation method of the semiconductor structure in the above embodiment.
  • Figures 4a to 4e are schematic structural diagrams of the semiconductor structure provided by the embodiment of the present disclosure, wherein Figure 4a is a schematic diagram of the semiconductor structure. Three-dimensional view.
  • Figure 4b is a three-dimensional view of the T-shaped active pillar.
  • Figure 4c is a three-dimensional view of the T-shaped gate structure.
  • Figure 4d is a top view of Figure 4a.
  • Figure 4e is a cross-sectional view along a-a' of Figure 4a.
  • the semiconductor structure 100 at least includes: a semiconductor substrate 10 and T-shaped active pillars 12 located on the surface of the semiconductor substrate 10; the T-shaped active pillars 12 are arranged in an array along the X-axis direction and the Z-axis direction; The T-shaped gate structure 16 and the bit line structure 17 on the surface of part of the T-shaped active pillar 12; wherein, multiple T-shaped gate structures 16 in the X-axis direction are connected to each other; the bit line structure 17 extends along the Z-axis direction; The capacitor structure 18 extending along the Y-axis direction; the bit line structure 17 and the capacitor structure are both connected to the T-shaped gate structure 16.
  • the semiconductor structure 100 further includes: a first region A and a second region B arranged sequentially along the Y-axis direction; the T-shaped active pillar 12 includes a first region A and a second region B located along the Y-axis direction.
  • the first active pillar 121 and the second active pillar 122 extending in the Y-axis direction, and the third active pillar 123 and the fourth active pillar 124 located in the first area A and extending in the X-axis direction; wherein, the An active pillar 121 is connected to the third active pillar 123; the bit line structure 17 is formed on part of the fourth active pillar 124.
  • the T-shaped gate structure 16 includes a gate dielectric layer 161 located on the surface of the first active pillar 121 and the third active pillar 123 , and a gate dielectric layer 161 located on the surface of the gate dielectric layer 161 .
  • the T-shaped active pillar 12 also includes a fifth active pillar 125 located in the second region B; the capacitive structure 18 is formed on part of the fifth active pillar 125.
  • the semiconductor structure provided by the embodiments of the present disclosure is similar to the formation method of the semiconductor structure in the above-mentioned embodiments.
  • the semiconductor structure provided by the embodiment of the present disclosure has a T-shaped gate structure, and the word lines are led out through the outside of the T-shaped gate structure. In this way, not only the interconnection of the word lines on the same plane in the multi-layer stacked structure can be realized, but also the interconnection of the word lines on the same plane can be realized. Control the size of word lines to reduce coupling between word lines.
  • Figures 5a to 5d are schematic planar structural views of a semiconductor structure provided by embodiments of the present disclosure.
  • the semiconductor structure 100 includes: a T-shaped gate structure 16 arranged in an array along the X-axis direction and the Z-axis direction.
  • the bit line structure 17 and the capacitor structure 18 are connected to a T-shaped gate structure 16 .
  • the semiconductor structure 100 further includes word line steps 19 extending along the X-axis direction, wherein each layer of word lines in the word line steps 19 is arranged with a corresponding word line along the X-axis direction.
  • a plurality of T-shaped gate structures 16 are electrically connected.
  • each layer of word lines in the word line steps 19 may be rectangular (as shown in FIGS. 5a to 5c ) or zigzag (as shown in FIG. 5d ).
  • the embodiment of the present disclosure also provides a layout structure.
  • Figures 6a and 6b are planar layout views of the layout structure provided by the embodiment of the present disclosure.
  • the layout structure 200 includes: the above-mentioned semiconductor structures 100 arranged at intervals along the Y-axis direction.
  • the semiconductor structure 100 also includes a bit line structure 17 and a word line step 19 .
  • the disclosed devices and methods can be implemented in a non-target manner.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the semiconductor structure, its formation method, and layout structure provided by the embodiments of the present disclosure form a T-shaped gate structure, and subsequently word lines can be formed outside the T-shaped gate structure.
  • the interconnection of word lines on the same plane can also control the size of the word lines, thereby reducing the coupling effect between word line steps.

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Abstract

本公开实施例提供一种半导体结构及其形成方法、版图结构，其中，所述方法包括：提供基底；所述基底包括沿第二方向依次排列的第一区域和第二区域、以及位于所述第一区域和所述第二区域中沿第一方向和第三方向阵列排布的T型有源柱；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述基底表面；在所述第一区域形成位于所述T型有源柱表面的T型栅极结构和沿所述第三方向延伸的位线结构；其中，位于所述第一方向上的多个所述T型栅极结构互相连接；在所述第二区域形成沿所述第二方向延伸电容结构，所述位线结构与所述电容结构均与所述T型栅极结构连接。

Description

半导体结构及其形成方法、版图结构
相关申请的交叉引用
本公开基于申请号为202210730501.X、申请日为2022年06月24日、发明名称为“半导体结构及其形成方法、版图结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法、版图结构。
背景技术
当前，多采用6F 2的排布方式和掩埋字线工艺来制作动态随机存储器(Dynamic Random Access Memory，DRAM)，然而，在这种工艺下DRAM的微缩变得十分困难，也有通过使用新材料来改善DRAM的性能，然而，这无疑提高了DRAM的工艺复杂度和制造成本。
基于此，相关技术中，采用全环栅或双栅工艺制作4F 2的DRAM，4F 2的DRAM需要形成位线台阶或者字线台阶，然而，位线台阶在DRAM的使用中存在比较大的感测噪音(Sensing Noise)，字线台阶存在字线耦合(Word Line Coupling)以及工艺上同一平面上字线的互联对于多层堆叠来说难以实现的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法、版图结构。
第一方面，本公开实施例提供一种半导体结构的形成方法，包括：
提供基底；所述基底包括沿第二方向依次排列的第一区域和第二区域、以及位于所述第一区域和所述第二区域中沿第一方向和第三方向阵列排布的T型有源柱；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述基底表面；
在所述第一区域形成位于所述T型有源柱表面的T型栅极结构和沿所述第三方向延伸的位线结构；其中，位于所述第一方向上的多个所述T型栅极结构互相连接；
在所述第二区域形成沿所述第二方向延伸电容结构，所述位线结构与所述电容结构均与所述T型栅极结构连接。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构通过上述半导体结构的形成方法形成，所述半导体结构包括：
半导体衬底以及位于所述半导体衬底表面的T型有源柱；所述T型有源柱沿第一方向和第三方向阵列排布；
位于部分所述T型有源柱的表面的T型栅极结构和位线结构；其中，所述第一方向上的多个所述T型栅极结构互相连接；所述位线结构沿所述第三方向延伸；
沿第二方向延伸的电容结构；所述位线结构与所述电容结构均与所述T型栅极结构连接；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述半导体衬底表面。
第三方面，本公开实施例提供一种版图结构，包括：沿第二方向依次间隔排布的上述半导体结构；
所述半导体结构包括沿第一方向和第三方向阵列排布的存储单元；所述存储单元包括一个T型栅极结构和一个电容结构；
其中，所述第二方向上相邻两个存储单元呈中心对称，且所述第二方向上相邻两个存储单元的电容结构在所述第一方向上的投影区域至少部分重合。
本公开实施例提供的半导体结构及其形成方法、版图结构，由于形成了T型栅极结构，且后续可以在T型栅极结构的外侧形成字线，如此，不仅可以实现多层堆叠结构中同一平面上字线的互联，还可以实现控制字线的尺寸，进而减小字线台阶之间的耦合作用。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～2l、图3a～3q为本公开实施例提供的半导体结构形成过程中的结构示意图；
图4a～4e为本公开实施例提供的半导体结构的结构示意图；
图5a～5d为本公开实施例提供的半导体结构的平面结构示意图；
图6a和6b为本公开实施例提供的版图结构的平面布局图；
附图标记说明如下：
10—半导体衬底；11—叠层结构；111—第一半导体层；112—第二半导体层；110—初始有源层；12—T型有源柱；121—第一有源柱；122—第二有源柱；123—第三有源柱；124—第四有源柱；125—第五有源柱；1251—第一子柱；1252—第二子柱；1253—第三子柱；131—第一牺牲层；132—第二牺牲层；14—支撑结构；141—第一支撑层；142—第二支撑层；15—凹型沟槽；151—隔离层；16—T型栅极结构；161—栅极介质层；162—栅极导电层；17—位线结构；171—位线沟槽；18—电容结构；181—第一电极层；182—电介质层；183—第二电极层；184—导电层；19—字线台阶；191—字线；20—第三半导体层；21—保护层；100—半导体结构；200—版图结构。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直基底顶表面和底表面的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义字线延伸的方向为第一方向，定义电容结构的延伸方向为第二方向，基于第一方向和第二方向可以确定基底的平面方向。这里，第一方向、第二方向和第三方向两两垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供基底；基底包括沿第二方向依次排列的第一区域和第二区域、以及位于第一区域和第二区域中沿第一方向和第三方向阵列排布的T型有源柱。
本公开实施例中，基底至少包括半导体衬底，半导体衬底可以是硅衬底，半导体衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
本公开实施例中，第一区域和第二区域可以分别用于形成不同的功能结构，例如，第一区域可以用于形成栅极结构、位线结构和阶梯状字线结构，第二区域可以用于形成电容结构。
步骤S102、在第一区域形成位于T型有源柱表面的T型栅极结构和沿第三方向延伸的位线结构；其中，位于第一方向上的多个T型栅极结构互相连接。
本公开实施例中，T型栅极结构一部分为双栅结构，另一部分为四面环栅结构。T型栅极结构覆盖T型有源柱沿第三方向上的第一表面和第二表面、T型有源柱沿第一方向的一面、以及T型有源柱沿第二方向的一面。
由于位线结构和T型栅极结构均形成于T型有源柱的表面，因此，位线结构和T型栅极结构通过T型有源柱相连。
本公开实施例中，由于后续可以在T型栅极结构的外侧形成字线，如此，不仅可以实现多层堆叠结构中同一平面上字线的互联，还可以实现控制字线的尺寸，进而减小字线台阶之间的耦合作用。
步骤S103、在第二区域形成沿第二方向延伸电容结构，位线结构与电容结构均与T型栅极结构连接。
本公开实施例中所述形成的电容结构沿第二方向延伸，也就是说，本公开实施例中形成的电容结构呈水平状排布，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性。另外，多个水平状的电容结构和T型栅极结构可以堆叠形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
图2a～2l、图3a～3q为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图2a～2l、图3a～3q对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，可以参考图2a～2k，执行步骤S101，提供基底；基底包括沿第二方向依次排列的第一区域和第二区域、以及位于第一区域和第二区域中沿第一方向和第三方向阵列排布的T型有源柱。其中，图2a为三维视图，图2b～2k为半导体结构形成过程的俯视图或者沿a-a'、b-b'和c-c'的剖视图。
在一些实施例中，T型有源柱，可以通过以下步骤形成：提供半导体衬底10；在半导体衬底10的表面形成位于第一区域A和第二区域B的叠层结构11；叠层结构11包括沿第三方向交替堆叠的第一半导体层111和第二半导体层112；去除第一区域A中的第一半导体层111，以暴露出第一区域A的第二半导体层112；对暴露出的第二半导体层112进行减薄处理，以形成初始有源层110；处理初始有源层110，形成T型有源柱12。
如图2a和2b所示，在半导体衬底10的表面形成位于第一区域A和第二区域B的叠层结构11；叠层结构11包括沿第三方向交替堆叠的第一半导体层111和第二半导体层112。
本公开实施例中，第一半导体层111的材料可以是锗(Ge)、或锗化硅(SiGe)、碳化硅；也可以是绝缘体上硅(Silicon-On-Insulator，SOI)或者绝缘体上锗(Germanium-on-Insulator，GOI)。第二半导体层112可以为硅层，也可以包括其它半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓磷化铟、砷化铟或锑化铟，或包括其它半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、及/或磷砷化铟镓或其组合。
本公开实施例中，第一半导体层111和第二半导体层112的材料不同，因为后续需要去除第一半导体层111，保留第二半导体层112。因此，第一半导体层111相对于第二半导体层112具有较大的选择刻蚀比，例如第一半导体层111和第二半导体层112的刻蚀选择比可以为5-15，从而在刻蚀过程中第一半导体层111相对于第二半导体层112更容易被刻蚀去除。
本公开实施例中，第一半导体层111的厚度可以是5～30纳米(nm)，例如为10nm或者25nm；第二半导体层112的厚度可以是50～80nm，例如为60nm或者75nm。叠层结构11中第一半导体层111和第二半导体层112的层数可以根据需要的电容密度(或存储密度)来设置，第一半导体层111和第二半导体层112的层数越多，形成的半导体结构的集成度更高且电容密度越大。
本公开实施例中，第一半导体层111和第二半导体层112可以通过以下任一沉积工艺形成：外延工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺等。
如图2c所示，去除第一区域A中的第一半导体层111，以暴露出第一区域A的第二半导体层112。
本公开实施例中，可以通过湿法(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)刻蚀工艺或者干法刻蚀工艺去除第一区域A中的第一半导体层111。由于第一半导体层111相对于第二半导体层112具有高刻蚀选择比，如此，在去除第一半导体层111时可以不损伤第二半导体层112。
如图2d所示，对暴露出的第二半导体层112进行减薄处理，以形成初始有源层110。
本公开实施例中，可以通过以下两种方式对第二半导体层112进行减薄处理，形成初始有源层110：
方式一：对第二半导体层112直接进行干法刻蚀，直至形成所需要的厚度时，停止刻蚀。
方式二：原位氧化第二半导体层112，将部分第二半导体层112氧化为氧化硅层，通过湿法刻蚀或者干法刻蚀技术去除氧化硅层。
本公开实施例中，将第二半导体层112减薄至15～25nm，形成初始有源层110，例如形成的初始有源层110的厚度可以为20nm。如此，可以形成由全耗尽半导体层形成的沟道区，此时，空穴容易在源区被复合而不会发生累积，所以可以改善浮体效应；另外，由于相邻两个初始有源层110之间的间隙变大，如此，可以为栅极结构和后续字线结构的形成预留出更大的空间，降低了字线耦合作用、以及栅极结构和字线结构的制备工艺复杂度和制造成本。
需要说明的是，在其它实施例中，也可以不对第二半导体层112进行减薄处理，去除第一区域A中的第一半导体层111之后，暴露出的第二半导体层112可以直接作为初始有源层110。
在一些实施例中，处理初始有源层110，形成T型有源柱12可以包括以下步骤：在初始有源层 110的表面依次形成第一牺牲层131和第一支撑层141；其中，第一支撑层141填充于第一牺牲层131之间；去除第一区域A的部分第一支撑层141、部分第一牺牲层131、部分初始有源层110、以及第二区域B的部分叠层结构11，以形成沿第一方向间隔排列的多个凹型沟槽15。去除所述第二方向上的部分所述初始有源层，形成第一空间，剩余的所述初始有源层构成所述T型有源柱。
如图2e和2f所示，在初始有源层110的表面依次形成第一牺牲层131和第一支撑层141；去除第一区域A的部分第一支撑层141、部分第一牺牲层131、部分初始有源层110、以及第二区域B的部分叠层结构11，以形成沿X轴方向间隔排列的多个凹型沟槽15。
本公开实施例中，第一牺牲层131的材料可以是氧化硅或其它适合的材料。第一支撑层141的材料可以是氮化硅或者其它适合的材料。这里，第一牺牲层131的材料和第一支撑层141的材料应该是不同的，且在相同的刻蚀条件下具有不同的刻蚀选择比，例如，第一牺牲层131与半导体衬底10之间的刻蚀选择比大于第一支撑层141与半导体衬底10之间的刻蚀选择比。第一牺牲层131和第一支撑层141均可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、涂敷工艺或者炉管工艺。
本公开实施例中，第一支撑层141用于支撑第二半导体层112，由于后续在第二半导体层112的表面需要形成T型栅极结构，所以，第一支撑层141还可以用于支撑T型栅极结构，如此，可以提高所形成的半导体结构的稳定性，防止形成的半导体结构坍塌。
本公开实施例中，可以通过干法刻蚀技术去除第一区域A的部分第一支撑层141、部分第一牺牲层131、部分初始有源层110、以及第二区域B的部分叠层结构11，以形成沿第一方向间隔排列的多个凹型沟槽15。
本公开实施例中，每一T型有源柱用于形成一个存储单元，X轴方向上相邻的两个存储单元通过凹型沟槽15隔离。
在一些实施例中，如图2g和2h所示，在形成凹型沟槽15之后，半导体结构的形成方法还包括：在凹型沟槽15中填充隔离材料，形成隔离层151。隔离材料可以是低介电常数(Low K)材料，例如为SiCON。
本公开实施例中，隔离层151与半导体衬底10之间的刻蚀选择比大于第一牺牲层131与半导体衬底10之间的刻蚀选择比，即在相同的刻蚀条件下，隔离层151比第一牺牲层131更容易被刻蚀去除。
本公开实施例中，采用Low K材料作为隔离材料，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
如图2i和2j所示，去除Y轴方向上的部分初始有源层110，形成第一空间C，剩余的初始有源层110构成T型有源柱12。
本公开实施例中，可以采用湿法刻蚀工艺侧向刻蚀部分初始有源层110，形成T型有源柱12。湿法刻蚀采用的刻蚀溶液可以是氢氟酸溶液，也可以是稀释氢氟酸与氨水的混合溶液。
在一些实施例中，位于第一区域A的T型有源柱包括沿第二方向延伸的第一有源柱、第二有源柱，以及沿第一方向延伸的第三有源柱和第四有源柱，第一有源柱与第三有源柱相接。
图2l为位于第一区域A中的一个T型有源柱12的三维结构示意图，如图2k和2l所示，第一有源柱121、第二有源柱122、第三有源柱123和第四有源柱124可以通过以下步骤形成：去除X轴方向和Y轴方向上的部分第一牺牲层131，暴露出部分初始有源层110，形成第二空间D；其中，暴露出的部分初始有源层110中沿X轴方向延伸和Y轴方向延伸的部分分别构成第一有源柱121和第三有源柱123(如图2l所示)；未暴露出的初始有源层110中沿第一方向延伸和第二方向延伸的部分分别构成第二有源柱122和第四有源柱124(如图2l所示)；第二空间D包括第一空间C。
本公开实施例中，由于后续可以在第二空间D中形成T型栅极结构和字线结构，如此，可以通过侧接的字线实现多层堆叠中同一平面上字线的互联的问题。
接下来，可以参考图3a～3h，执行步骤S102，在第一区域A形成位于T型有源柱表面的T型栅极结构和沿第三方向延伸的位线结构；其中，位于第一方向上的多个T型栅极结构互相连接。其中，图3a～3b、3d～3h为半导体结构形成过程的俯视图或者沿a-a'、b-b'和c-c'的剖视图，图3c为一个T型栅极结构16的三维视图。
如图3a～3c所示，T型栅极结构16可以通过以下步骤形成：在第一有源柱121和第三有源柱123的表面依次形成栅极介质层161和栅极导电层162，以形成T型栅极结构16。其中，栅极导电层162充满第二空间D。
本公开实施例中，栅极介质层161采用的材料可以是氧化硅或者其它适合的材料；栅极导电层162采用的材料可以包括多晶硅、金属(例如钨、铜、铝、钛、钽、钌、等)、金属合金、金属硅化物、氮化钛中的一种或者任意组合。
本公开实施例中，栅极介质层161可以通过原位水汽生成工艺(In-Situ Steam Generation，ISSG，)形成，栅极介质层161的厚度可以是45～80nm，例如为50nm或者70nm。栅极导电层162可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
请继续参见图3c，本公开实施例中，沿Y轴方向，位于T型栅极结构16中第一端的部分栅极金属层162-1可以在后续作为连接同一层T型栅极结构的字线结构的一部分。
在一些实施例中，如图3d～3g所示，位线结构17可以通过以下步骤形成：去除第四有源柱124侧壁的部分第一牺牲层131和部分隔离层151，形成位线沟槽171；其中，位线沟槽171暴露出第四有源柱124远离第三有源柱123的一端，且X轴方向上相邻的两个T型有源柱12之间保留有部分隔离层151；在位线沟槽171中填充位线金属材料，形成沿Z轴方向延伸的位线结构17。
本公开实施例中，位线金属材料可以是任意一种导电性能较好的材料，例如可以为钨、钴、铜、铝、钛、氮化钛、铂，钯，钼、含钛金属层、多晶硅或任其组合。
本公开实施例中，位线金属材料直接与第二半导体层112接触，后续可通过快速热退火处理使得金属材料直接与第二半导体层112发生原位反应形成金属硅化物，由于金属硅化物具有较低的阻值，因此可以降低位线结构与第四有源柱之间的接触电阻，从而可以进一步降低半导体结构的功耗。
如图3h和3i所示，在形成位线结构17之后，且在形成电容结构之前，半导体结构的形成方法还包括：去除位于第二区域B中的隔离层151和第一半导体层111，暴露第二区域B的第二半导体层112；对第二区域B中的第二半导体层112进行减薄处理，形成第五有源柱125，第五有源柱125与第二有源柱122相接。
请继续参见图3i，本公开实施例中，第五有源柱125包括沿Y轴方向依次排布的第一子柱1251、第二子柱1252和第三子柱1253。
本公开实施例中，可以采用干法刻蚀工艺(例如等离子刻蚀工艺、反应离子刻蚀工艺或者离子铣工艺)或者湿法刻蚀工艺(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)去除隔离层151，干法刻蚀采用的气体可以为三氟甲烷(CHF 3)、四氟化碳(CF 4)、二氟甲烷(CH 2F 2)、氢溴酸(HBr)、氯气(Cl 2)或六氟化硫(SF 6)中的一种或任意组合。本公开实施例中，由于第一半导体层111相对于第二半导体层112具有高刻蚀选择比，因此，在去除第一半导体层111时可以不损伤第二半导体层112。
本公开实施例中，对第二区域B中的第二半导体层112进行减薄处理的方式包括以下两种：
方式一：对第二半导体层112直接进行干法刻蚀，直至形成所需要的厚度时，停止刻蚀。
方式二：原位氧化第二半导体层112，将部分第二半导体层112氧化为氧化硅层，通过湿法刻蚀或者干法刻蚀技术去除氧化硅层。
本公开实施例中，通过对第二半导体层112进行减薄处理，形成第五有源柱125，使得相邻两个第五有源柱125之间的空隙变大，如此，可以提高形成的电容结构电极之间的有效面积，进而提高形成的电容结构的电容量。
需要说明的是，在其它实施例中，也可以不对第二半导体层112进行减薄处理。
最后，可以参考图3j～3q，执行步骤S103，在第二区域形成沿第二方向延伸电容结构，位线结构与电容结构均与T型栅极结构连接。其中，图3i～3p为半导体结构形成过程的俯视图或者沿a-a'、b-b'和c-c'的剖视图，3q为形成的半导体结构的三维视图。
如图3j所示，电容结构18可以通过以下步骤形成：在第一子柱1251的表面形成第二支撑层142；在第二子柱1252的表面形成第二牺牲层132。
本公开实施例中，第二支撑层142填充于第一子柱1251之间；第二支撑层142的材料可以是氮化硅或者碳氮化硅；第一支撑层141和第二支撑层142共同构成半导体结构的支撑结构14。
本公开实施例中，第二牺牲层132填充于第二子柱1252之间，第二牺牲层132的材料可以是氧化硅或者氮氧化硅。
如图3k和3l所示，在第三子柱1253的表面形成第三半导体层20；在第三半导体层20的表面以及第二牺牲层132的侧壁形成第一电极层181；在第一电极层181的表面以及第一电极层181之间的空隙中，形成保护层21。
本公开实施例中，第三半导体层20可以是金属硅化物层。实施时，可以在第三子柱1253的表面上沉积一层金属材料，例如可以是钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、铂(Pt)以及钯(Pd)中的任何一种；之后通过快速热退火处理使得金属材料与第三子柱1253相互反应，从而在第三子柱1253的表面形成金属硅化物。由于金属硅化物具有较低的阻值，因此可以降低下电极与漏极之间的接触电阻，进而可以降低半导体结构的功耗。
本公开实施例中，第一电极层181可以通过以下任意一种沉积工艺形成：选择性原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺和旋涂工艺。第一电极层181的材料可以包括金属或者金属氮化物，例如，钌(Ru)或者氮化钛。
在一些实施例中，保护层21的材料可以是氮化硅或其它任一种合适的材料，保护层21用于在后续去除第二牺牲层132时，保护第一电极层181不受到损害，因此，需要设定第二牺牲层132与第二子柱1252之间的刻蚀选择比大于保护层21与第二子柱1252之间的刻蚀选择比。
如图3m和3n所示，去除第二牺牲层和位于第二子柱1252侧壁的第一电极层181，暴露出第二子柱1252和第二支撑层142的侧壁；去除保护层21，暴露出剩余的第一电极层181；在第二子柱1252和第一电极层181的表面形成电介质层182；在第二支撑层142的侧壁和电介质层182的表面形成第二电极层183，第一电极层181、电介质层182及第二电极层183构成电容结构18。
本公开实施例中，可以通过湿法(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)或者干法刻蚀技术去除保护层21。
本公开实施例中，电介质层182和第二电极层183可以通过以下任意一种沉积工艺形成：选择性原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺和旋涂工艺。第二电极层183的材料可以包括金属或者金属氮化物，例如，钌(Ru)或者氮化钛。电介质层182的材料可以包括高K介质材料，例如可以是氧化镧(La 2O 3)、氧化铝(Al 2O 3)、氧化铪(HfO 2)、氮氧化铪(HfON)、硅酸铪(HfSiOx)或氧化锆(ZrO 2)中的一种或任意组合。在其它实施例中，第一电极层和第二电极层的材料还可以是多晶硅。
本公开实施例中，电容结构18沿Y轴方向延伸，也就是说，每个电容结构18与半导体衬底是平行的，即电容结构18是水平的，一方面，相较于高纵横比(即高度与宽度或者直径之比)的垂直电容结构18，水平电容结构18可以减少倾倒或者折断的可能性，从而可以提高电容结构18的稳定性；另一方面，多个电容结构在垂直方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
在一些实施例中，如图3o和3p所示，半导体结构的形成方法还包括：在第二电极层183表面形成导电层184，导电层184填充于相邻的第三子柱1253之间。
本公开实施例中，导电层184的材料可以是多晶硅，也可以是其它任意一种合适的导电材料，例如，掺杂多晶硅。
在一些实施例中，如图3q所示，在形成T型栅极结构16之后，半导体结构的形成方法还包括：形成沿Z轴方向依次堆叠的字线台阶19；其中，字线台阶19中的每一层字线191与对应的沿X轴方向排列的多个T型栅极结构16电连接。
在一些实施例中，字线台阶19可以通过以下步骤形成：首先，在沿第一区域A的表面形成具有第一开口的光刻胶层；第一开口暴露出第一区域A的一端；通过具有第一开口的光刻胶层的刻蚀第一区域A，形成第一阶梯结构；其次，在第一阶梯结构表面形成具有第二开口的光刻胶层，第二开口暴露部分第一阶梯结构，通过具有第二开口的光刻胶层刻蚀第一阶梯结构形成第二阶梯结构，其中，第二开口在第一方向的尺寸大于第一开口的尺寸；再次，在第二阶梯结构表面形成具有第三开口的光刻胶层，第三开口暴露部分第二阶梯结构，通过第三开口的光刻胶层刻蚀第二阶梯结构形成第三阶梯结构，其中，第三开口在第一方向的尺寸大于第二开口的尺寸；循环上述步骤，经过多次刻蚀过程，最终形成字线台阶19，字线台阶19在沿Z轴方向从下至上具有逐层减小的长度。
在其它实施例中，字线台阶19还可以通过以下步骤形成：首先，在第一区域A的衬底表面形成具有第一长度的第一字线，其中，第一字线与沿X轴方向上最底层的第一层T型栅极结构16电连接；其次，在第一字线表面形成具有第二长度的第一隔离单元；在第一隔离单元表面形成具有第二长度的第二字线，第二字线与沿第一方向上次底层的第二层T型栅极结构16电连接，其中，第一长度大于第二长度，第一隔离单元配置为隔离相邻的第一字线和第二字线；再次，在第二字线表面形成具有第三长度的第二隔离单元；在第二隔离单元表面形成具有第三长度的第三字线，其中，第三字线与沿X轴方向自下而上的第三层T型栅极结构16电连接，其中，第二长度大于第三长度，第二隔离单元配置为隔离相邻的第二字线和第三字线；循环上述步骤，经过多次形成过程，形成由多条字线构成字线台阶19。
本公开实施例中，形成T型栅极结构，并采用字线侧接的方法，不仅解决了同一平面上字线的互联对于多层堆叠来说难以实现的问题，还可以通过控制侧接的字线尺寸来减小字线的耦合作用。
本公开实施例还提供一种半导体结构，半导体结构通过上述实施例中半导体结构的形成方法形成，图4a～4e为本公开实施例提供的半导体结构的结构示意图，其中，图4a为半导体结构的三维视图，图4b为T型有源柱的三维视图，图4c为T型栅极结构的三维视图，图4d为图4a的俯视图，图4e为图4a沿a-a'的剖视图。
如图4a所示，半导体结构100至少包括：半导体衬底10以及位于半导体衬底10表面的T型有源柱12；T型有源柱12沿X轴方向和Z轴方向阵列排布；位于部分T型有源柱12的表面的T型栅极结构16和位线结构17；其中，X轴方向上的多个T型栅极结构16互相连接；位线结构17沿Z轴方向延伸；沿Y轴方向延伸的电容结构18；位线结构17与电容结构均与T型栅极结构16连接。
在一些实施例中，如图4b所示，半导体结构100还包括：沿Y轴方向依次排列的第一区域A和第二区域B；T型有源柱12包括位于第一区域A、且沿Y轴方向延伸的第一有源柱121、第二有源柱122，以及位于第一区域A、且沿X轴方向延伸的第三有源柱123和第四有源柱124；其中，第一有源柱121与第三有源柱123相接；位线结构17形成于部分第四有源柱124上。
在一些实施例中，如图4c所示，T型栅极结构16包括位于第一有源柱121与第三有源柱123表面的栅极介质层161、以及位于栅极介质层161表面的栅极导电层162。
本公开实施例中，第一有源柱121与第三有源柱123在半导体衬底10表面上的投影为T型。
在一些实施例中，请继续参见图4b，T型有源柱12还包括位于第二区域B的第五有源柱125；电容结构18形成于部分第五有源柱125上。
如图4e所示，电容结构18包括位于第五有源柱125上的第一电极层181、电介质层182、第二电极层183。
在一些实施例中，请继续参见图4d和4e，半导体结构100还包括，位于第二电极层183之间和表面的导电层184，以及位于第一电极层181和第五有源柱125之间的第三半导体层20。
在一些实施例中，第三半导体层20可以是金属硅化物层，第三半导体层20用于降低电容结构18与第五有源柱125之间的接触电阻。
在一些实施例中，请继续参见图4d，沿X轴方向相邻的T型有源柱之间具有凹型沟槽15。
在一些实施例中，请继续参见图4a、4d和4e，半导体结构100还包括：支撑结构14；支撑结构14包括第一支撑层141和第二支撑层142；其中，第一支撑层141位于位线结构17和T型栅极结构16之间的部分第二有源柱122的表面；第二支撑层142位于电容结构和T型栅极结构16之间的部分第五有源柱125的表面。
在一些实施例中，请继续参见图4a，半导体结构100还包括：字线台阶19；字线台阶19沿Z轴方向依次堆叠，且字线台阶19中的每一层字线191与对应的沿X轴方向排列的多个T型栅极结构16电连接。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构，具有T型栅极结构，且字线通过T型栅极结构的外侧引出，如此，不仅可以实现多层堆叠结构中同一平面上字线的互联，还可以实现控制字线的尺寸，进而减小字线之间的耦合作用。
图5a～5d为本公开实施例提供的半导体结构的平面结构示意图，如图5a～5d所示，半导体结构100包括：沿X轴方向和Z轴方向阵列排布的T型栅极结构16、位线结构17和电容结构18；其中，位线结构17和电容结构18均与一个T型栅极结构16连接。
本公开实施例中，一个T型栅极结构16和一个电容结构18构成一个存储单元；沿X轴方向相邻的存储单元布局相同(如图5a、5c和5d所示)，或者，沿X轴方向相邻的存储单元呈轴对称(如图5b所示)。
在一些实施例中，请继续参见5a～5d，半导体结构100还包括沿X轴方向延伸的字线台阶19，其中，字线台阶19中的每一层字线与对应的沿X轴方向排列的多个T型栅极结构16电连接。
本公开实施例中，字线台阶19中的每一层字线可以是矩形(如图5a～5c所示)，也可以是锯齿形(如图5d所示)。
本公开实施例还提供一种版图结构，图6a和6b为本公开实施例提供的版图结构的平面布局图，版图结构200包括：沿Y轴方向依次间隔排布的上述半导体结构100。
如图6a和6b所示，半导体结构100包括沿X轴方向和Z轴方向阵列排布的存储单元；存储单元包括一个T型栅极结构16和一个电容结构18；其中，Y轴方向上相邻两个存储单元呈中心对称，且Y轴方向上相邻两个存储单元的电容结构18在X轴方向上的投影区域至少部分重合。
在一些实施例中，请继续参见图6a和6b，半导体结构100还包括位线结构17和字线台阶19。
在一些实施例中，请继续参见图6a，X轴方向上相邻的两个存储单元布局相同。
在一些实施例中，请继续参见图6b，X轴方向上相邻的两个存储单元布局呈轴对称。
本公开实施例提供的版图结构可以有效利用半导体结构中的空间，实现半导体结构的微缩。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体结构及其形成方法、版图结构，由于形成了T型栅极结构，且后续可以在T型栅极结构的外侧形成字线，如此，不仅可以实现多层堆叠结构中同一平面上字线的互联，还可以实现控制字线的尺寸，进而减小字线台阶之间的耦合作用。

Claims (22)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供基底；所述基底包括沿第二方向依次排列的第一区域和第二区域、以及位于所述第一区域和所述第二区域中沿第一方向和第三方向阵列排布的T型有源柱；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述基底表面；
    在所述第一区域形成位于所述T型有源柱表面的T型栅极结构和沿所述第三方向延伸的位线结构；其中，位于所述第一方向上的多个所述T型栅极结构互相连接；
    在所述第二区域形成沿所述第二方向延伸电容结构，所述位线结构与所述电容结构均与所述T型栅极结构连接。
  2. 根据权利要求1所述的方法，其中，位于所述第一区域的T型有源柱包括沿第二方向延伸的第一有源柱、第二有源柱，以及沿所述第一方向延伸的第三有源柱和第四有源柱，所述第一有源柱与所述第三有源柱相接；在所述第一区域形成位于所述T型有源柱表面的T型栅极结构和位线结构，包括：
    在所述第一有源柱和所述第三有源柱的表面形成所述T型栅极结构；
    在所述第四有源柱远离所述第三有源柱的一端形成沿所述第三方向延伸的所述位线结构。
  3. 根据权利要求2所述的方法，其中，所述T型有源柱，通过以下步骤形成：
    提供半导体衬底；
    在所述半导体衬底的表面形成位于所述第一区域和所述第二区域的叠层结构；所述叠层结构包括沿第三方向交替堆叠的第一半导体层和第二半导体层；
    去除所述第一区域中的第一半导体层，以暴露出所述第一区域的第二半导体层；
    对暴露出的所述第二半导体层进行减薄处理，以形成初始有源层；
    处理所述初始有源层，形成所述T型有源柱。
  4. 根据权利要求3所述的方法，其中，所述处理所述初始有源层，以形成所述T型有源柱，包括：
    在初始有源层的表面依次形成第一牺牲层和第一支撑层；其中，所述第一支撑层填充于所述第一牺牲层之间；
    去除所述第一区域的部分所述第一支撑层、部分所述第一牺牲层、部分初始有源层、以及所述第二区域的部分叠层结构，以形成沿所述第一方向间隔排列的多个凹型沟槽；
    去除所述第二方向上的部分所述初始有源层，形成第一空间，剩余的所述初始有源层构成所述T型有源柱。
  5. 根据权利要求4所述的方法，其中，在形成所述凹型沟槽之后，所述方法还包括：
    在所述凹型沟槽中填充隔离材料，形成隔离层。
  6. 根据权利要求5所述的方法，其中，所述第一有源柱、所述第二有源柱、所述第三有源柱和所述第四有源柱通过以下步骤形成：
    去除所述第一方向和所述第二方向上的部分第一牺牲层，暴露出部分初始有源层，形成第二空间；其中，暴露出的部分初始有源层中沿所述第一方向延伸和所述第二方向延伸的部分分别构成所述第一有源柱和所述第三有源柱；未暴露出的初始有源层中沿所述第一方向延伸和所述第二方向延伸的部分分别构成所述第二有源柱和所述第四有源柱；所述第二空间包括所述第一空间。
  7. 根据权利要求6所述的方法，其中，在所述第一有源柱和所述第三有源柱的表面形成所述T型栅极结构，包括：
    在所述第一有源柱和所述第三有源柱的表面依次形成栅极介质层和栅极导电层，以形成所述T型栅极结构；其中，所述栅极导电层充满所述第二空间。
  8. 根据权利要求6所述的方法，其中，在所述第四有源柱远离所述第三有源柱的一端形成沿所述第三方向延伸的所述位线结构，包括：
    去除所述第四有源柱侧壁的部分第一牺牲层和部分隔离层，形成位线沟槽；其中，所述位线沟槽暴露出所述第四有源柱远离所述第三有源柱的一端，且所述第一方向上相邻的两个T型有源柱之间保留有部分所述隔离层；
    在所述位线沟槽中填充位线金属材料，形成所述位线结构。
  9. 根据权利要求4至8任一项所述的方法，其中，所述第二区域包括沿所述第二方向延伸的第五有源柱；所述第五有源柱通过以下步骤形成：
    去除所述第二区域中剩余的叠层结构中的第一半导体层以及位于所述第二区域的隔离层，暴露出第二半导体层；
    对暴露出的所述第二半导体层进行减薄处理，形成所述第五有源柱，所述第五有源柱与所述第二有源柱相接。
  10. 根据权利要求9所述的方法，其中，所述第五有源柱包括沿所述第二方向依次排布的第一子柱、第二子柱和第三子柱；在所述第二区域形成电容结构，包括：
    在所述第一子柱的表面形成第二支撑层；其中，所述第二支撑层填充于所述第一子柱之间；所 述第一支撑层和所述第二支撑层构成所述半导体结构的支撑结构；
    在所述第二子柱的表面形成第二牺牲层；其中，所述第二牺牲层填充于所述第二子柱之间；
    在所述第三子柱的表面形成第三半导体层；
    在所述第三半导体层的表面以及所述第二牺牲层的侧壁形成第一电极层；
    在所述第一电极层的表面以及所述第一电极层之间的空隙中，形成保护层；
    去除所述第二牺牲层和位于所述第二子柱侧壁的第一电极层，暴露出所述第二子柱和所述第二支撑层的侧壁；
    去除所述保护层，暴露出剩余的第一电极层；
    在所述第二子柱和所述第一电极层的表面形成电介质层；
    在所述第二支撑层的侧壁和所述电介质层的表面形成第二电极层，所述第一电极层、所述电介质层及所述第二电极层构成所述电容结构。
  11. 根据权利要求10所述的方法，其中，所述第二牺牲层与所述第二子柱之间的刻蚀选择比大于所述保护层与所述第二子柱之间的刻蚀选择比。
  12. 根据权利要求10或11所述的方法，其中，所述方法还包括：
    在所述第二电极层表面形成导电层，所述导电层填充于相邻的所述第三子柱之间。
  13. 根据权利要求12所述的方法，其中，在形成所述T型栅极结构之后，所述半导体结构的形成方法还包括：
    形成沿所述第三方向依次堆叠的字线台阶；
    其中，所述字线台阶中的每一层字线与对应的沿所述第一方向排列的多个T型栅极结构电连接。
  14. 一种半导体结构，所述半导体结构至少包括：
    半导体衬底以及位于所述半导体衬底表面的T型有源柱；所述T型有源柱沿第一方向和第三方向阵列排布；
    位于部分所述T型有源柱的表面的T型栅极结构和位线结构；其中，所述第一方向上的多个所述T型栅极结构互相连接；所述位线结构沿所述第三方向延伸；
    沿第二方向延伸的电容结构；所述位线结构与所述电容结构均与所述T型栅极结构连接；所述第一方向、所述第二方向和所述第三方向两两相互垂直，且所述第一方向与所述第二方向平行于所述半导体衬底表面。
  15. 根据权利要求14所述的半导体结构，其中，所述半导体衬底包括沿第二方向依次排列的第一区域和第二区域；
    所述T型有源柱包括位于所述第一区域、且沿第二方向延伸的第一有源柱、第二有源柱，以及位于所述第一区域、且沿所述第一方向延伸的第三有源柱和第四有源柱；其中，所述第一有源柱与所述第三有源柱相接；所述位线结构形成于部分所述第四有源柱上。
  16. 根据权利要求15所述的半导体结构，其中，所述第一有源柱与所述第三有源柱在所述半导体衬底表面上的投影为T型。
  17. 根据权利要求16所述的半导体结构，其中，所述T型有源柱还包括位于所述第二区域的第五有源柱；
    所述电容结构形成于部分所述第五有源柱上。
  18. 根据权利要求17所述的半导体结构，其中，沿所述第一方向相邻的所述T型有源柱之间具凹型沟槽。
  19. 根据权利要求17所述的半导体结构，其中，所述半导体结构还包括：支撑结构；
    所述支撑结构包括第一支撑层和第二支撑层；其中，所述第一支撑层位于所述位线结构和所述T型栅极结构之间的部分第二有源柱的表面；所述第二支撑层位于所述电容结构和所述T型栅极结构之间的部分第五有源柱的表面。
  20. 根据权利要求14至19所述的半导体结构，其中，所述半导体结构还包括：字线台阶；
    所述字线台阶沿所述第三方向依次堆叠，且所述字线台阶中的每一层字线与对应的沿所述第一方向排列的多个T型栅极结构电连接。
  21. 一种版图结构，包括：沿第二方向依次间隔排布的、如上述权利要求14至20任一项所述半导体结构；
    所述半导体结构包括沿第一方向和第三方向阵列排布的存储单元；所述存储单元包括一个T型栅极结构和一个电容结构；
    其中，所述第二方向上相邻两个存储单元呈中心对称，且所述第二方向上相邻两个存储单元的电容结构在所述第一方向上的投影区域至少部分重合。
  22. 根据权利要求21所述的版图结构，其中，所述第一方向上相邻的两个存储单元布局相同或者呈轴对称。
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