WO2023004890A1 - 半导体结构及其形成方法 - Google Patents

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WO2023004890A1
WO2023004890A1 PCT/CN2021/112299 CN2021112299W WO2023004890A1 WO 2023004890 A1 WO2023004890 A1 WO 2023004890A1 CN 2021112299 W CN2021112299 W CN 2021112299W WO 2023004890 A1 WO2023004890 A1 WO 2023004890A1
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layer
bit line
sacrificial
spacer
forming
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PCT/CN2021/112299
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English (en)
French (fr)
Inventor
李冉
段蕾蕾
金星
程明
Original Assignee
长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for

Definitions

  • Embodiments of the present application relate to but are not limited to a semiconductor structure and a method for forming the same.
  • Dynamic random access memory (Dynamic Random Access Memory, DRAM) is a semiconductor storage device commonly used in computers. DRAM is composed of many repeated storage units. Each memory cell includes a transistor and a capacitor, wherein the gate of the transistor is connected to the word line, the drain is connected to the bit line, and the source is connected to the capacitor. The voltage signal on the word line can control the opening or closing of the transistor, and then read the data information stored in the capacitor through the bit line, or write the data information into the capacitor through the bit line for storage.
  • An embodiment of the present application provides a method for forming a semiconductor structure, including: providing a base structure, the base structure at least including a bit line structure and a plurality of landings formed around the bit line structure and covering part of the bit line structure Pads; wherein there is a gap between two adjacent landing pads; a capacitive structure is formed on the top surface of the landing pads and in the gap.
  • An embodiment of the present application provides a semiconductor structure, including: a base structure, the base structure at least including a bit line structure and a plurality of landing pads formed around the bit line structure and covering part of the bit line structure; wherein , there is a gap between two adjacent landing pads; the capacitor structure is located on the top surface of the landing pads and in the gap.
  • FIG. 1 is an optional schematic flowchart of a method for forming a semiconductor structure provided in an embodiment of the present application
  • 2a-2k are structural schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present application.
  • 3a-3i are another structural schematic diagram of the semiconductor structure formation process provided by the embodiment of the present application.
  • FIG. 4a is an optional structural schematic diagram of the semiconductor structure provided in the embodiment of the present application.
  • FIG. 4b is a schematic structural diagram of another optional semiconductor structure provided in the embodiment of the present application.
  • Embodiments of the present application provide a semiconductor structure and a method for forming the same. Through the method for forming a semiconductor device provided by the embodiment of the present application, a semiconductor structure with relatively large charge capacity can be prepared.
  • Fig. 1 is an optional structural schematic diagram of a method for forming a semiconductor structure provided in an embodiment of the present application. As shown in Fig. 1, the method includes the following steps:
  • Step S101 providing a base structure, the base structure at least including a bit line structure and a plurality of landing pads formed around the bit line structure and covering part of the bit line structure; wherein, two adjacent landing pads with gaps in between.
  • the base structure further includes a semiconductor substrate, the bit line structure is formed on the surface of the semiconductor substrate, and in the embodiment of the present application, the base structure includes a plurality of bit lines arranged in parallel structure.
  • the semiconductor substrate may be a silicon substrate, and the semiconductor substrate may also include other semiconductor elements, such as germanium (Ge), or semiconductor compounds, such as silicon carbide (SiC), gallium arsenide (GaAs ), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InP) or indium antimonide (InSb), or include other semiconductor alloys such as: silicon germanium (SiGe), gallium arsenide phosphide (GaAsP ), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), indium gallium arsenide (GaInAs), indium gallium phosphide (GaInP), and/
  • the semiconductor substrate may include a top surface at the front side and a bottom surface at the back side opposite to the front side; under the condition of ignoring the flatness of the top surface and the bottom surface, the direction vertical to the top surface and the bottom surface of the semiconductor substrate is defined as first direction.
  • the direction of the top surface and the bottom surface of the semiconductor substrate that is, the plane where the semiconductor substrate is located
  • two second directions and a third direction that intersect each other for example, are perpendicular to each other
  • the arrangement of multiple bit line structures can be defined
  • the direction is the second direction
  • the extension direction of the bit line structure is defined as the third direction
  • the plane direction of the semiconductor substrate can be determined based on the second direction and the third direction.
  • first direction is defined as the Z-axis direction
  • second direction is defined as the X-axis direction
  • third direction is defined as the Y-axis direction.
  • the landing pads are used to electrically connect the subsequently formed capacitor structure, and there is a gap between two adjacent landing pads.
  • the two adjacent landing pads refer to the arrangement along the bit line structure two adjacent landing pads in the direction (that is, the second direction).
  • Step S102 forming a capacitor structure on the top surface of the landing pad and in the gap.
  • the capacitance structure may be a cup-shaped (Cup-shape) capacitor.
  • the capacitive structure can be formed not only on the upper surface of the landing pads, but also in the gap between adjacent landing pads, thus, a semiconductor structure with a larger charge capacity can be prepared.
  • FIGS. 2a-2k are schematic flow charts of forming a semiconductor structure provided in the embodiment of the present application.
  • FIGS. 2a-2k please refer to FIGS. 2a-2k to further describe the method of forming the semiconductor structure provided in the embodiment of the present application in detail.
  • step S101 is performed to provide a base structure, the base structure at least including a bit line structure and a plurality of landing pads formed around the bit line structure and covering part of the bit line structure ; Wherein, there is a gap between two adjacent landing pads.
  • the base structure includes a semiconductor substrate 101 and a plurality of bit line structures 102 formed on the surface of the semiconductor substrate 101 .
  • the semiconductor substrate 101 includes a plurality of active regions 1011 arranged in an array and a shallow trench isolation structure 1012 for isolating each active region 1011, and the bit line structure 102 is formed in the active region 1011 surface and is in contact with the active region 1011 through a bit line contact structure.
  • the base structure further includes a plurality of landing pads (Landing Pad, LP) 103 formed around the bit line structure and covering part of the bit line structure, and along the X-axis direction, two adjacent landing pads There is a gap V1 between 103 .
  • Each of the bit line structures 102 includes a bit line contact layer 1021 , a bit line metal layer 1022 and a bit line mask layer 1023 arranged sequentially along the Z-axis direction from bottom to top.
  • the material of the bit line contact layer 1021 can be polysilicon; the material of the bit line metal layer 1022 includes: tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), polysilicon, doped silicon, Silicide or any combination thereof; the material of the bit line mask layer may be silicon nitride.
  • the base structure further includes a word line structure (not shown in the figure) buried in the semiconductor substrate 101 and a first spacer layer sequentially formed on the sidewall of the bit line structure 102, The spacer layer 102a and the second spacer layer 102b are sacrificed. Wherein, along the Z-axis direction, the sizes of the first spacer layer, the sacrificial spacer layer 102a and the second spacer layer 102b decrease sequentially.
  • the base structure further includes a storage node contact (Node Contact, NC) 104 formed around the bit line structure 102 and in contact with each of the landing pads 103 .
  • NC storage node contact
  • the landing pad and the void can be formed by the following steps:
  • Step S1011 forming a conductive layer covering the bit line structure on the surface of each storage node contact; wherein, the top surface of the conductive layer exceeds the top surface of the bit line structure.
  • a conductive layer 103 a covering the bit line structure 102 is formed on the surface of each storage node contact 104 , and the top surface of the conductive layer 103 a exceeds the top surface of the bit line structure 102 .
  • the conductive layer can be formed by any suitable deposition process, for example, chemical vapor deposition (Chemical Vapor Deposition, CVD) process, physical vapor deposition (Physical Vapor Deposition, PVD) process, atomic layer deposition (Atomic Layer Deposition, ALD) process, spin coating process or coating process.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • ALD atomic layer deposition
  • spin coating process or coating process for example, spin coating process or coating process.
  • Step S1012 forming a patterned second mask layer on the surface of the conductive layer.
  • a patterned second mask layer 105 is formed on the surface of the conductive layer 103a, and the patterned second mask layer 105 has a plurality of openings, and each opening exposes part of the conductive layer 103a of the top surface.
  • the second mask layer may be an amorphous carbon layer (Armorphous Carbon Layer, ACL), a spin-on hard mask layer (Spin-on Hardmask, SOH), a polysilicon layer or a silicon oxynitride layer.
  • ACL amorphous Carbon Layer
  • SOH spin-on Hardmask
  • Step S1013 through the patterned second mask layer, etch part of the conductive layer and the first spacer layer until the sacrificial spacer layer is exposed, forming a contact surface located on each of the storage nodes.
  • a part of the conductive layer 103a and a part of the first spacer layer are etched until the sacrificial spacer layer 102a is exposed, forming a contact at each storage node.
  • the gap V1 formed between adjacent landing pads in the embodiment of the present application has a stepped section along the XZ direction, wherein the Z-axis direction (ie, the first direction) is perpendicular to the extension direction of the bit line structure (ie the third direction) and the arrangement direction of the bit line structures (ie the second direction).
  • step S102 is performed to form a capacitor structure on the top surface of the landing pad and in the gap.
  • step S102 may include the following steps:
  • Step S1021 forming a first insulating layer in the gap, the first insulating layer being flush with the surface of the landing pad.
  • an insulating material is filled in the gap V1 to form an initial insulating layer 106a, and due to the influence of the process, the initial insulating layer 106a usually covers the surface of the landing pad 103; secondly, Perform dry etching or chemical mechanical polishing (CMP) on the initial insulating layer 106a to expose the surface of the landing pad 103, so that a first insulating layer 106 .
  • the first insulating layer may be a silicon oxide layer.
  • Step S1022 forming a laminate structure on the surface of the landing pad and the first insulating layer.
  • the laminated structure includes a sacrificial layer and a supporting layer, wherein the sacrificial layer and the supporting layer are alternately stacked along the Z-axis direction.
  • the sacrificial layer may be an oxide layer, such as a silicon oxide layer;
  • the support layer may be a nitride layer, such as a silicon nitride layer.
  • the stacked structure may be formed by any suitable deposition process.
  • a stacked structure 107 is formed on the surface of the landing pad 103 and the first insulating layer 106.
  • Step S1023 processing the laminated structure and the first insulating layer to form the capacitor structure.
  • step S1023 may be implemented through the following steps:
  • Step S1 patterning the stacked structure to form capacitor holes in the stacked structure on the surface of the landing pad.
  • the method for forming the semiconductor structure before performing step S1, further includes: forming a first mask layer on the surface of the second support layer.
  • the first mask layer 108 is formed on the surface of the second supporting layer 1074 .
  • the material of the first mask layer 108 and the material of the patterned second mask layer 105 may be the same or different.
  • step S1 may be formed by the following steps:
  • Step S11 patterning the first mask layer.
  • Step S12 using the patterned first mask layer as a mask to etch the second supporting layer, the second sacrificial layer, the first supporting layer and the first sacrificial layer on the surface of each landing pad , forming a plurality of capacitor holes.
  • the second supporting layer 1074, the second sacrificial layer 1073, the first supporting layer 1072 and the first sacrificial layer 1071 located on the surface of the landing pad 103 are etched through the patterned first mask layer to form A plurality of capacitance holes 109 .
  • Step S2 forming a first electrode layer on the inner wall of each capacitor hole and the surface of the patterned stacked structure.
  • a first electrode layer 110 is formed on the inner wall of each capacitor hole 109 and the surface of the patterned stacked structure.
  • the first electrode layer 110 may be a titanium nitride layer.
  • Step S3 patterning the supporting layer to form openings between a plurality of adjacent capacitance holes.
  • Step S4 etching the sacrificial layer and the first insulating layer through the opening.
  • the patterned stack structure includes the first sacrificial layer, the first support layer, the second sacrificial layer and the second support layer stacked in sequence, and the patterned stack
  • the first mask layer and the first electrode layer are formed on the surface of the structure.
  • Step S3 and step S4 can be formed by the following steps:
  • a first opening is formed in the first mask layer and the second support layer.
  • the second sacrificial layer is removed.
  • a first opening 111a is formed in the first mask layer 108 and the second support layer 1074 by using a conventional etching process, and the second sacrificial layer 1073 is removed through the first opening 111a.
  • the second sacrificial layer 1073 may be removed by using a wet etching solution using a wet etching technique.
  • the first opening 111 a is formed, the first electrode layer located on the top surface of the first mask layer 108 is removed at the same time.
  • a second opening is formed in the first support layer.
  • the first sacrificial layer and the first insulating layer are removed.
  • a second opening 111b is formed in the second supporting layer 1072 by using a conventional etching process, and the first sacrificial layer 1071 and the first insulating layer 106 are removed through the second opening 111b.
  • the first sacrificial layer 1071 and the first insulating layer 106 may be removed by using a wet etching solution.
  • the second sacrificial layer 1074 and the first insulating layer 106 may be made of the same material or different materials.
  • the first opening 111 a and the second opening 111 b may be formed by using a dry etching technique, for example, a plasma etching technique.
  • a first spacer layer, a second spacer layer 102a, and a sacrificial spacer layer between the first spacer layer and the second spacer layer are formed on the sidewall of each bit line structure 102 102b, and the first insulating layer 102b is connected to the sacrificial spacer layer 102a.
  • the method for forming the semiconductor structure further includes: when removing the first sacrificial layer and the first insulating layer through the second opening, removing the sacrificial spacer layer; wherein, the first sacrificial layer and the first insulating layer are The sacrificial spacer layer is formed of the same material.
  • the sacrificial spacer layer 102a on the sidewall of each bit line structure 102 is removed, forming an air gap G located on the side wall of the bit line structure.
  • the air gap G communicates with the gap V1 , and the air gap G can reduce the leakage of the semiconductor structure.
  • wet etching technology can be used, for example, sulfuric acid, hydrofluoric acid, nitric acid and other etching solutions can be used to remove the second sacrificial layer, the first sacrificial layer, the first insulating layer and the Describe the first spacer layer.
  • Step S5 forming the capacitance structure in the patterned support layer.
  • step S5 may be implemented through the following steps:
  • a dielectric layer and a second electrode layer are sequentially deposited on the surface of the first electrode layer.
  • a dielectric layer 112 and a second electrode layer 113 are formed on the surface of the first electrode layer, and the dielectric layer 112 and the second electrode layer 113 are also used to seal the air gap G.
  • the dielectric layer 112 may be a zirconia layer and/or an aluminum oxide layer, or other high dielectric constant material layers; the second electrode layer 113 and the first electrode layer 110 may be Same or different.
  • the conductive material fills the gap between the second electrode layers and covers the upper surface of the laminated structure; wherein the first electrode layer, the dielectric layer, and the second electrode layer and the conductive material make up the capacitive structure.
  • a conductive material 114 is deposited in the gap between the second electrode layers to form a complete capacitor structure.
  • the capacitor structure includes a first electrode layer 110 , a dielectric layer 112 , a second electrode layer 113 and a conductive material 114 .
  • the conductive material may be polysilicon, or any other suitable conductive material, such as tungsten, cobalt or doped polysilicon.
  • the semiconductor structure in the embodiment of the present application forms an air gap on the sidewall of the bit line structure when forming the capacitor structure, so that the leakage performance of the semiconductor structure can be improved.
  • a device with increased capacitance and air gap is designed to reduce leakage
  • the production process through the over-etching of the landing pad, and then filling the insulating material (for example, SiO2) around the landing pad, on the basis of traditional capacitors, BL/BLC/LP is formed by pickling (for example, hydrofluoric acid)
  • pickling for example, hydrofluoric acid
  • FIGS. 3a-3i are another schematic flow chart of forming a semiconductor structure provided by the embodiment of the present application.
  • FIGS. 3a-3i please refer to FIGS. 3a-3i to further describe the method of forming the semiconductor structure provided in the embodiment of the present application in detail.
  • step S101 is performed to provide a base structure, the base structure at least including a bit line structure and a plurality of landing pads formed around the bit line structure and covering part of the bit line structure; Wherein, there is a gap between two adjacent landing pads.
  • the base structure includes a semiconductor substrate 101 and a plurality of bit line structures 102 formed on the surface of the semiconductor substrate 101 .
  • the semiconductor substrate 101 includes a plurality of active regions 1011 and shallow trench isolation structures 1012 arranged alternately along the X-axis direction.
  • the bit line structure 102 includes a bit line contact layer 1021 , a bit line metal layer 1022 and a bit line mask layer 1023 stacked sequentially from bottom to top along the Z-axis direction.
  • the base structure further includes a first spacer layer, a sacrificial spacer layer 102 a and a second spacer layer 102 b sequentially formed on the sidewall of the bit line structure 102 .
  • the base structure further includes a plurality of landing pads 103 formed around the bit line structure 102 and covering part of the bit line structure 102 .
  • a void between adjacent landing pads may be formed by:
  • Step S301 forming a second insulating layer between two adjacent landing pads, wherein the second insulating layer is flush with the surface of the landing pads.
  • a second insulating layer 301 is formed between two adjacent landing pads 103 , wherein the surface of the second insulating layer 301 is flush with the surface of the landing pads 103 .
  • the second insulating layer may be a silicon oxide layer or other insulating layers.
  • Step S302 etching the second insulating layer and part of the bit line mask layer to form the gap, the cross section of the gap along the first direction is U-shaped.
  • the second insulating layer and the bit line mask layer may be etched using a dry etching technique or a wet etching technique. As shown in FIG. 3b, the second insulating layer 301 and part of the bit line mask layer 1023 are removed by etching along the Z-axis direction, forming a gap V2 between adjacent landing pads 103 along the Z-axis direction. , the section of the void V2 along the XZ direction is U-shaped.
  • step S102 is performed to form a capacitor structure on the top surface of the landing pad and in the gap.
  • step S102 may include the following steps:
  • Step S1021 forming a first insulating layer in the gap, the first insulating layer being flush with the surface of the landing pad.
  • an insulating material is filled in the gap V2 to form a first insulating layer 302 , and the surface of the first insulating layer 302 is flush with the surface of the landing pad 103 .
  • the first insulating layer 302 and the second insulating layer 301 may be the same or different.
  • the process of forming the first insulating layer 302 in the implementation of the present application is the same as the process of forming the first insulating layer 106 in the above-mentioned embodiment.
  • Step S1022 forming a laminate structure on the surface of the landing pad and the first insulating layer.
  • the laminated structure includes a sacrificial layer and a supporting layer.
  • a stacked structure 107 is formed on the surface of the landing pad 103 and the first insulating layer 302.
  • Step S1023 processing the laminated structure and the first insulating layer to form the capacitor structure.
  • step S1023 may be implemented through the following steps:
  • Step S1 patterning the stacked structure to form capacitor holes in the stacked structure on the surface of the landing pad.
  • the method for forming the semiconductor structure further includes: forming a first mask layer on the surface of the second supporting layer.
  • the first mask layer 108 is formed on the surface of the second supporting layer 1074 .
  • step S1 may be formed by the following steps:
  • Step S11 patterning the first mask layer.
  • Step S12 using the patterned first mask layer as a mask to etch the second supporting layer, the second sacrificial layer, the first supporting layer and the first sacrificial layer on the surface of each landing pad , forming a plurality of capacitor holes.
  • the second supporting layer 1074, the second sacrificial layer 1073, the first supporting layer 1072 and the first sacrificial layer 1071 located on the surface of the landing pad 103 are sequentially etched through the patterned first mask layer, A plurality of capacitive holes 109 are formed.
  • Step S2 forming a first electrode layer on the inner wall of each capacitor hole and the surface of the patterned stacked structure.
  • a first electrode layer 110 is formed on the inner wall of each capacitor hole 109 and the surface of the patterned stacked structure.
  • Step S3 patterning the supporting layer to form openings between a plurality of adjacent capacitance holes.
  • Step S4 etching the sacrificial layer and the first insulating layer through the opening.
  • the patterned stack structure includes the first sacrificial layer, the first support layer, the second sacrificial layer and the second support layer stacked in sequence, and the patterned stack
  • the first mask layer and the first electrode layer are formed on the surface of the structure.
  • Step S3 and step S4 can be formed by the following steps:
  • a first opening is formed in the first mask layer and the second support layer.
  • the second sacrificial layer is removed.
  • a first opening 111a is formed in the first mask layer 108 and the second support layer 1074 by using a conventional etching process, and the second sacrificial layer 1073 is removed through the first opening 111a.
  • a second opening is formed in the first support layer.
  • the first sacrificial layer and the first insulating layer are removed.
  • a second opening 111b is formed in the second support layer 1072 by using a conventional etching process, and the first sacrificial layer 1071 and the first insulating layer 302 are removed through the second opening 111b.
  • the first opening 111 a and the second opening 111 b may be formed by using a dry etching technique, for example, a plasma etching technique.
  • the sacrificial spacer layer 102a is connected to the first insulating layer 302, and when the first sacrificial layer and the first insulating layer are removed through the second opening, the sacrificial spacer layer is removed. layer.
  • the sacrificial spacer layer 102b on the sidewall of each bit line structure 102 is removed to form the bit line structure or the bit line contact layer.
  • the air gap G, the air gap communicates with the gap V2, and the air gap G can reduce the leakage of the semiconductor structure.
  • the first sacrificial layer and the sacrificial spacer layer may be formed of the same material, or may be formed of different materials.
  • Step S5 forming the capacitor structure in the patterned support layer.
  • step S5 may be implemented through the following steps:
  • Step S51 depositing a dielectric layer and a second electrode layer sequentially on the surface of the first electrode layer.
  • Step S52 depositing a conductive material, the conductive material fills the gap between the second electrode layers and covers the upper surface of the laminated structure; wherein, the first electrode layer, the dielectric layer, the The second electrode layer and the conductive material constitute the capacitor structure.
  • a dielectric layer 112 and a second electrode layer 113 are formed on the surface of the first electrode layer, and the dielectric layer 112 and the second electrode layer 113 are also used to seal the air gap G.
  • a conductive material 114 is deposited in the gap between the second electrode layers to form a complete capacitor structure.
  • the capacitor structure includes a first electrode layer 110 , a dielectric layer 112 , a second electrode layer 113 and a conductive material 114 .
  • the formation process of the semiconductor structure in the embodiment of the present application is similar to the formation process of the semiconductor structure in the above-mentioned embodiment.
  • the technical features not disclosed in detail in the embodiment of the present application please refer to the above-mentioned embodiment for understanding, and details are not repeated here.
  • the semiconductor structure in the embodiment of the present application forms an air gap on the sidewall of the bit line structure when forming the capacitor structure, so that the leakage performance of the semiconductor structure can be improved.
  • the embodiment of the present application also provides a semiconductor structure.
  • the semiconductor structure 40 includes: a base structure and a capacitor structure 401 .
  • the base structure includes a plurality of bit line structures 102 arranged in parallel along the X-axis direction and a plurality of landing pads 103 formed around each bit line structure 102 and covering part of the bit line structure; wherein, two adjacent There is a gap V1 or a gap V2 between the landing pads 103 . As shown in FIG.
  • the cross-section of the void V1 along the XZ direction is stepped, and the Z-axis direction is perpendicular to the extending direction of the bit line structure 201 and the arrangement direction of the bit line structure 201 (that is, the X-axis direction );
  • the bit line structure 201 includes a bit line contact layer 1021 , a bit line metal layer 1022 and a bit line mask layer 1023 stacked sequentially along the Z-axis direction from bottom to top.
  • the cross-section of the void V2 along the XZ direction is U-shaped;
  • the bit line structure 201 includes the bit line contact layer 1021 and the bit line metal layer stacked in sequence along the Z axis direction from bottom to top. 1022 and part of the bit line mask layer 1023.
  • the base structure further includes a semiconductor substrate 101, and the semiconductor substrate 101 includes a plurality of active regions 1011 arranged in an array and a shallow trench isolation structure 1012 for isolating each active region 1011 , the bit line structure 102 is formed on the surface of the active region 1011 and is in contact with the active region 1011 through a bit line contact structure.
  • the base structure further includes a storage node contact 104 formed around the bit line structure 102 and in contact with each of the landing pads 103 .
  • the base structure further includes a word line structure (not shown in the figure) buried in the semiconductor substrate 101 .
  • the capacitive structure 401 is located on the top surface of the landing pad 103 and in the void V1 or the void V2.
  • the capacitive structure 401 includes a first electrode layer 110 , a dielectric layer 112 and a second electrode layer 113 stacked in sequence, and a conductive material 114 is filled between adjacent second electrode layers 113 .
  • the capacitive structure 401 is a cup-shaped structure, and the extension direction (Z-axis direction) of the capacitive structure is perpendicular to the top surface of the landing pad 103;
  • the first supporting layer 1072 and the second supporting layer 1074 arranged in parallel; wherein, the first supporting layer 1072 is arranged on the middle periphery of the capacitor structure 401, and the second supporting layer 1074 is arranged on the outer periphery of the capacitor structure 401 On the outer periphery of the top, the first support layer 1072 and the second support layer 1074 are jointly used to support the capacitor structure 401 .
  • the thickness h1 of the second supporting layer 1074 is greater than the thickness h2 of the first supporting layer 1072 , so that a better supporting effect can be achieved.
  • the sidewall of the bit line structure 102 is formed with a first spacer layer, a second spacer layer 102b, and an air gap G between the first spacer layer and the second spacer layer 102b; Wherein, the air gap G is in contact with the dielectric layer 112 .
  • the semiconductor structure provided in the embodiment of the present application is similar to the method for forming the semiconductor structure in the above-mentioned embodiment.
  • the technical features not disclosed in detail in the embodiment of the present application please refer to the above-mentioned embodiment for understanding, and details will not be repeated here.
  • the capacitor structure is not only located on the top surface of the landing pads, but also located in the gap between two adjacent landing pads. In this way, the prepared semiconductor structure can have a large charge capacity. Moreover, the semiconductor structure in the embodiment of the present application has an air gap located on the sidewall of the bit line structure, so that the leakage performance of the formed semiconductor structure can be improved.
  • the disclosed devices and methods may be implemented in non-target ways.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the various components shown or discussed are coupled with each other, or directly coupled.

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Abstract

本申请实施例提供一种半导体结构及其形成方法，其中，方法包括：提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙；在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。

Description

半导体结构及其形成方法
相关申请的交叉引用
本申请基于申请号为202110853181.2、申请日为2021年07月27日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请实施例涉及但不限于一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机常用的半导体存储器件，DRAM由许多重复的存储单元组成。每个存储单元包含晶体管和电容器，其中，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着半导体集成电路器件技术的不断发展和线宽的逐渐变小，对于DRAM而言，电容的电荷容量的增加和漏电的减少显得格外重要。然而，在DRAM制作过程中，单纯的加高电容的高度会极大的增加电容蚀刻的难度，进而会增加半导体器件的制作工艺难度。
发明内容
本申请实施例提供一种半导体结构的形成方法，包括：提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙；在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。
本申请实施例提供一种半导体结构，包括：基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有一空隙；电容结构，位于所述着陆焊盘的顶表面上以及所述空隙中。
附图说明
附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本申请实施例提供的半导体结构的形成方法的一种可选的流程示意图；
图2a～2k为本申请实施例提供的半导体结构形成过程的结构示意图；
图3a～3i为本申请实施例提供的半导体结构形成过程的另一种结构示意图；
图4a为本申请实施例提供的半导体结构的一种可选的结构示意图；
图4b为本申请实施例提供的半导体结构的另一种可选的结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
DRAM制程技术中，增加半导体制程的工艺集成度和缩小元件尺寸的难度越来越大，尤其在DRAM的阵列(Array)工艺过程中，各器件的工艺流程需要克服一系列的工艺难题以及工艺流程衔接时可避免的一些问题。例如，在DRAM制作过程中，单纯的加高电容的高度会极大的增加电容蚀刻的难度。
本申请实施例提供一种半导体结构及其形成方法，通过本申请实施例提供的半导体器件的形成方法能够可以制备得到具有较大电荷容量的半导体结构。
图1为本申请实施例提供的半导体结构的形成方法的一种可选的结构示意图，如图1所示，所述方法包括以下步骤：
步骤S101、提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙。
在一些实施例中，所述基底结构还包括半导体衬底，所述位线结构形成于所述半 导体衬底的表面，且本申请实施例中，所述基底结构包括多个平行排列的位线结构。这里，所述半导体衬底可以是硅衬底，所述半导体衬底也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InP)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
所述半导体衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直半导体衬底顶表面和底表面的方向为第一方向。在半导体衬底顶表面和底表面(即半导体衬底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的第二方向和第三方向，例如，可以定义多个位线结构的排列方向为第二方向，定义所述为位线结构的延伸方向为第三方向，基于所述第二方向和所述第三方向可以确定所述半导体衬底的平面方向。这里，所述第一方向、所述第二方向和所述第三方向两两垂直。本申请实施例中，定义所述第一方向为Z轴方向，定义所述第二方向为X轴方向，定义所述第三方向为Y轴方向。
本申请实施例中，所述着陆焊盘用于电连接后续形成的电容结构，相邻两个着陆焊盘之间具有空隙，这里，相邻两个着陆焊盘是指沿位线结构的排列方向(即第二方向)相邻的两个着陆焊盘。
步骤S102、在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。
本申请实施例中，所述电容结构可以是杯状(Cup-shape)电容器。
本申请实施例中，由于电容结构不仅可以形成于着陆焊盘的上表面，还可以形成于相邻着陆焊盘之间的空隙中，如此，能够制备得到具有较大电荷容量的半导体结构。
图2a～2k为本申请实施例提供的形成半导体结构的流程示意图，接下来请参考图2a～2k对本申请实施例提供的半导体结构的形成方法进一步地详细说明。
首先，可以参考图2a和2b，执行步骤S101、提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙。
如图2a和2b所示，所述基底结构包括半导体衬底101和形成于半导体衬底101表面的多个位线结构102。其中，所述半导体衬底101包括多个阵列排布的有源区1011和用于隔离各有源区1011的浅沟槽隔离结构1012，所述位线结构102形成于所述有源区1011的表面且通过位线接触结构与有源区1011接触。所述基底结构还包括形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘(Landing Pad，LP)103，且沿X轴方向，相邻两个着陆焊盘103之间具有空隙V1。
每一所述位线结构102包括沿Z轴方向由下至上依次排列的位线接触层1021、位线金属层1022和位线掩膜层1023。所述位线接触层1021的材料可以为多晶硅；所述位线金属层1022的材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合；所述位线掩膜层的材料可以为氮化硅。
在一些实施例中，所述基底结构还包括掩埋于所述半导体衬底101中的字线结构(图中未示出)和依次形成于所述位线结构102侧壁的第一间隔层、牺牲间隔层102a和第二间隔层102b。其中，沿Z轴方向，第一间隔层、牺牲间隔层102a和第二间隔层102b的尺寸依次减小。
在一些实施例中，所述基底结构还包括形成于所述位线结构102周围、且与每一所述着陆焊盘103接触的存储节点接触(Node Contact，NC)104。所述着陆焊盘和所述空隙可以通过以下步骤形成：
步骤S1011、在每一所述存储节点接触的表面形成覆盖所述位线结构的导电层； 其中，所述导电层的顶表面超出于所述位线结构的顶表面。
如图2a所示，在每一存储节点接触104的表面形成覆盖位线结构102的导电层103a，且导电层103a的顶表面超出于位线结构102的顶表面。
本申请实施例中，可以通过任意一种合适的沉积工艺形成所述导电层，例如，化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。
步骤S1012、在所述导电层的表面形成图形化的第二掩膜层。
请继续参见图2a，所述导电层103a的表面形成有图形化的第二掩膜层105，所述图形化的第二掩膜层105具有多个开口，每一开口暴露出部分导电层103a的顶表面。
在一些实施例中，所述第二掩膜层可以是非晶碳层(Armorphous Carbon Layer，ACL)、旋涂硬掩膜层(Spin-on Hardmask，SOH)、多晶硅层或者氮氧化硅层。
步骤S1013、通过所述图形化的第二掩膜层，刻蚀部分所述导电层和所述第一间隔层，直至暴露出所述牺牲间隔层为止，形成位于每一所述存储节点接触表面的所述着陆焊盘和位于相邻两个着陆焊盘之间的所述空隙。
如图2b所示，通过图形化的第二掩膜层105的每一开口，刻蚀部分导电层103a和部分第一间隔层，直至暴露出牺牲间隔层102a为止，形成位于每一存储节点接触104表面的着陆焊盘103，以及位于相邻两个着陆焊盘之间的空隙V1。
本申请实施例中所形成的位于相邻着陆焊盘之间的空隙V1，沿XZ方向的截面为阶梯型，其中，Z轴方向(即第一方向)垂直于所述位线结构的延伸方向(即第三方向)和所述位线结构的排列方向(即第二方向)。
接下来可以参考图2c至2k，执行步骤S102、在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。
在一些实施例中，步骤S102可以包括以下步骤：
步骤S1021、在所述空隙中形成第一绝缘层，所述第一绝缘层与所述着陆焊盘的表面平齐。
如图2c和2d所示，首先，在所述空隙V1中填充绝缘材料，形成初始绝缘层106a，由于工艺的影响，初始绝缘层106a通常会覆盖在所述着陆焊盘103的表面；其次，对所述初始绝缘层106a进行干法刻蚀处理或者化学机械抛光处理(Chemical Mechanical Polishing，CMP)，以暴露出所述着陆焊盘103的表面，如此，在所述空隙V1中形成了第一绝缘层106。本申请实施例中，所述第一绝缘层可以是氧化硅层。
步骤S1022、在所述着陆焊盘和所述第一绝缘层的表面形成叠层结构。
本申请实施例中，所述叠层结构包括牺牲层和支撑层，其中，牺牲层和支撑层沿Z轴方向交替堆叠。所述牺牲层可以是氧化物层，例如氧化硅层；所述支撑层可以是氮化物层，例如，氮化硅层。这里，可以通过任意一种合适的沉积工艺形成所述叠层结构。
如图2e所示，在着陆焊盘103和第一绝缘层106的表面形成了叠层结构107，本申请实施例中，所述叠层结构107包括沿Z轴方向由下至上依次堆叠的第一牺牲层1071、第一支撑层1072、第二牺牲层1073和第二支撑层1074。
步骤S1023、处理所述叠层结构和所述第一绝缘层，形成所述电容结构。
在一些实施例中，步骤S1023可以通过以下步骤来实现：
步骤S1、图形化所述叠层结构，以在所述着陆焊盘表面的叠层结构中形成电容孔。
在一些实施例中，在执行步骤S1之前，所述半导体结构的形成方法还包括：在 所述第二支撑层的表面形成第一掩膜层。
请继续参见图2e，在所述第二支撑层1074的表面形成了第一掩膜层108。所述第一掩膜层108的材料与所述图形化的第二掩膜层105的材料可以相同，也可以不同。
在一些实施例中，步骤S1可以通过以下步骤形成：
步骤S11、图形化所述第一掩膜层。
步骤S12、以图形化的所述第一掩膜层为掩膜，刻蚀每一所述着陆焊盘表面的所述第二支撑层、第二牺牲层、第一支撑层和第一牺牲层，形成多个所述电容孔。
如图2f所示，通过图形化的第一掩膜层，刻蚀位于着陆焊盘103表面的第二支撑层1074、第二牺牲层1073、第一支撑层1072和第一牺牲层1071，形成多个电容孔109。
步骤S2、在每一所述电容孔的内壁和图形化的叠层结构的表面形成第一电极层。
请继续参见图2f，在每一电容孔109的内壁和图形化的叠层结构的表面形成第一电极层110。本申请实施例中，所述第一电极层110可以是氮化钛层。
步骤S3、图形化所述支撑层，以在相邻多个电容孔之间形成开口。
步骤S4、通过所述开口刻蚀所述牺牲层和所述第一绝缘层。
在一些实施例中，图形化的叠层结构包括依次堆叠的所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层，且图形化的叠层结构表面形成有所述第一掩膜层和所述第一电极层。步骤S3和步骤S4可以通过以下步骤形成：
在所述第一掩膜层和所述第二支撑层中形成第一开口。
通过所述第一开口，去除所述第二牺牲层。
如图2g所示，采用传统的刻蚀工艺，在所述第一掩膜层108和第二支撑层1074中形成第一开口111a，通过第一开口111a去除第二牺牲层1073。本申请实施例中，可以通过湿法刻蚀技术，采用湿法刻蚀液去除所述第二牺牲层1073。本申请实施例中，在形成所述第一开口111a时，同时去除了位于第一掩膜层108顶表面的第一电极层。
在所述第一支撑层中形成第二开口。
通过所述第二开口，去除所述第一牺牲层和所述第一绝缘层。
如图2h和2i所示，采用传统的刻蚀工艺，在所述第二支撑层1072中形成第二开口111b，通过第二开口111b去除第一牺牲层1071和第一绝缘层106。本申请实施例中，可以通过湿法刻蚀技术，采用湿法刻蚀液去除所述第一牺牲层1071和第一绝缘层106。
在一些实施例中，所述第二牺牲层1074和所述第一绝缘层106可以由相同的材料组成，也可以由不同的材料组成。
本申请实施例中，可以采用干法刻蚀技术，例如，等离子刻蚀技术形成所述第一开口111a和所述第二开口111b。
在一些实施例中，每一所述位线结构102的侧壁形成有第一间隔层、第二间隔层102a以及位于所述第一间隔层和所述第二间隔层之间的牺牲间隔层102b，且所述第一绝缘层102b与所述牺牲间隔层102a连接。所述半导体结构的形成方法还包括：在通过所述第二开口去除所述第一牺牲层和所述第一绝缘层时，去除所述牺牲间隔层；其中，所述第一牺牲层和所述牺牲间隔层采用相同的材料形成。
请继续参见图2i，在去除第一牺牲层1071和第一绝缘层106的同时，去除了每一位线结构102侧壁的牺牲间隔层102a，形成了位于位线结构侧壁的空气隙G，空气隙G与空隙V1连通，空气隙G可以减少半导体结构的漏电。
在一些实施例中，可以采用湿法刻蚀技术，例如采用硫酸、氢氟酸、硝酸等刻蚀液去除所述第二牺牲层、所述第一牺牲层、所述第一绝缘层和所述第一间隔层。
步骤S5、在图形化的所述支撑层中形成所述电容结构。
在一些实施例中，步骤S5可以通过以下步骤实现：
在所述第一电极层的表面依次沉积电介质层和第二电极层。
如图2j所示，在所述第一电极层的表面形成了电介质层112和第二电极层113，电介质层112和第二电极层113还用于密封空气隙G。本申请实施例中，所述电介质层112可以是氧化锆层和/或氧化铝层，也可以是其它高介电常数材料层；所述第二电极层113与所述第一电极层110可以相同，也可以不同。
沉积导电材料，所述导电材料填充所述第二电极层之间的间隙，且覆盖所述叠层结构的上表面；其中，所述第一电极层、所述电介质层、所述第二电极层及所述导电材料构成所述电容结构。
如图2k所示，在第二电极层之间的间隙中沉积导电材料114，以形成完整的电容结构。所述电容结构包括第一电极层110、电介质层112、第二电极层113和导电材料114。
本申请实施例中，所述导电材料可以是多晶硅，也可以是其它任意一种合适的导电材料，例如，钨、钴或者掺杂多晶硅。
本申请实施例提供的半导体结构的形成方法，由于在相邻两个着陆焊盘的空隙中也形成了电容结构，如此，能够制备得到具有较大电荷容量的半导体结构。且本申请实施例中的半导体结构在形成电容结构时，形成了位于位线结构侧壁的空气隙，如此，可以改善半导体结构的漏电性能。
本申请实施例中，利用位线(Bitline，BL)和位线接触(Bitline Contact，BLC)这两个器件的NON结构，设计了一种增加电容容量和空气隙(air gap)以便减少漏电的制作工艺，通过着陆焊盘的过蚀刻，然后在着陆焊盘的周围填充绝缘材料(例如，SiO2)，在传统电容的基础上，通过酸洗(例如，氢氟酸)构成BL/BLC/LP一次成型的空气隙结构，并在着陆焊盘的空隙中沉积TIN/ZrO，以增加电容的电荷容量。
图3a～3i为本申请实施例提供的形成半导体结构的另一种流程示意图，接下来请参考图3a～3i对本申请实施例提供的半导体结构的形成方法进一步地详细说明。
首先，参考图3a和3b，执行步骤S101、提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙。
如图3a所示，所述基底结构包括半导体衬底101和形成于半导体衬底101表面的多个位线结构102。其中，所述半导体衬底101包括多个沿X轴方向交替排列的有源区1011和浅沟槽隔离结构1012。所述位线结构102包括沿Z轴方向由下至上依次堆叠的位线接触层1021、位线金属层1022和位线掩膜层1023。所述基底结构还包括依次形成于所述位线结构102侧壁的第一间隔层、牺牲间隔层102a和第二间隔层102b。其中，沿Z轴方向，第一间隔层、牺牲间隔层102a和第二间隔层102b的尺寸依次减小。所述基底结构还包括形成于所述位线结构102周围、且覆盖部分所述位线结构102的多个着陆焊盘103。
在一些实施例中，位于相邻着陆焊盘之间的空隙可以通过以下步骤形成：
步骤S301、在相邻两个着陆焊盘之间形成第二绝缘层，其中，所述第二绝缘层与所述着陆焊盘的表面平齐。
请继续参见图3a，在相邻两个着陆焊盘103之间形成第二绝缘层301，其中，所述第二绝缘层301的表面与所述着陆焊盘103的表面平齐。这里，所述第二绝缘层可以是氧化硅层或者其它绝缘层。
步骤S302、刻蚀所述第二绝缘层和部分所述位线掩膜层，形成所述空隙，所述空 隙沿第一方向的截面为U型。
这里，可以采用干法刻蚀技术或者湿法刻蚀技术，刻蚀所述第二绝缘层和所述位线掩膜层。如图3b所示，沿Z轴方向刻蚀去除了所述第二绝缘层301和部分所述位线掩膜层1023，形成了位于沿Z轴方向相邻着陆焊盘103之间的空隙V2，所述空隙V2沿XZ方向的截面为U型。
接下来，可以参考图3c至3i，执行步骤S102、在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。
在一些实施例中，步骤S102可以包括以下步骤：
步骤S1021、在所述空隙中形成第一绝缘层，所述第一绝缘层与所述着陆焊盘的表面平齐。
如图3c所示，在所述空隙V2中填充绝缘材料，形成第一绝缘层302，第一绝缘层302的表面与着陆焊盘103的表面平齐。所述第一绝缘层302与所述第二绝缘层301可以相同，也可以不同。
需要说明的是，本申请实施中形成第一绝缘层302的过程与上述实施例中形成第一绝缘层106的过程相同。
步骤S1022、在所述着陆焊盘和所述第一绝缘层的表面形成叠层结构。
本申请实施例中，所述叠层结构包括牺牲层和支撑层。如图3d所示，在着陆焊盘103和第一绝缘层302的表面形成了叠层结构107，本申请实施例中，所述叠层结构107包括沿Z轴方向由下至上依次堆叠的第一牺牲层1071、第一支撑层1072、第二牺牲层1073和第二支撑层1074。
步骤S1023、处理所述叠层结构和所述第一绝缘层，形成所述电容结构。
在一些实施例中，步骤S1023可以通过以下步骤来实现：
步骤S1、图形化所述叠层结构，以在所述着陆焊盘表面的叠层结构中形成电容孔。
在一些实施例中，在执行步骤S1之前，所述半导体结构的形成方法还包括：在所述第二支撑层的表面形成第一掩膜层。
请继续参见图3d，在所述第二支撑层1074的表面形成了第一掩膜层108。
在一些实施例中，步骤S1可以通过以下步骤形成：
步骤S11、图形化所述第一掩膜层。
步骤S12、以图形化的所述第一掩膜层为掩膜，刻蚀每一所述着陆焊盘表面的所述第二支撑层、第二牺牲层、第一支撑层和第一牺牲层，形成多个所述电容孔。
如图3e所示，通过图形化的第一掩膜层，依次刻蚀位于着陆焊盘103表面的第二支撑层1074、第二牺牲层1073、第一支撑层1072和第一牺牲层1071，形成多个电容孔109。
步骤S2、在每一所述电容孔的内壁和图形化的叠层结构的表面形成第一电极层。
请继续参见图3e，在每一电容孔109的内壁和图形化的叠层结构的表面形成第一电极层110。
步骤S3、图形化所述支撑层，以在相邻多个电容孔之间形成开口。
步骤S4、通过所述开口刻蚀所述牺牲层和所述第一绝缘层。
在一些实施例中，图形化的叠层结构包括依次堆叠的所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层，且图形化的叠层结构表面形成有所述第一掩膜层和所述第一电极层。步骤S3和步骤S4可以通过以下步骤形成：
在所述第一掩膜层和所述第二支撑层中形成第一开口。
通过所述第一开口，去除所述第二牺牲层。
如图3f所示，采用传统的刻蚀工艺，在所述第一掩膜层108和第二支撑层1074 中形成第一开口111a，通过第一开口111a去除第二牺牲层1073。
在所述第一支撑层中形成第二开口。
通过所述第二开口，去除所述第一牺牲层和所述第一绝缘层。
如图3g所示，采用传统的刻蚀工艺，在所述第二支撑层1072中形成第二开口111b，通过第二开口111b去除第一牺牲层1071和第一绝缘层302。
本申请实施例中，可以采用干法刻蚀技术，例如，等离子刻蚀技术形成所述第一开口111a和所述第二开口111b。
在一些实施例中，所述牺牲间隔层102a与所述第一绝缘层302相连，在通过所述第二开口去除所述第一牺牲层和所述第一绝缘层时，去除所述牺牲间隔层。
请继续参见图3g，在去除第一牺牲层1071和第一绝缘层302的同时，去除了每一位线结构102侧壁的牺牲间隔层102b，形成了位于位线结构或位线接触层的空气隙G，空气隙与空隙V2连通，空气隙G可以减少半导体结构的漏电。本申请实施例中，所述第一牺牲层和所述牺牲间隔层可以采用相同的材料形成，也可以采用不同的材料形成。
步骤S5、在所述图形化的支撑层中形成所述电容结构。
在一些实施例中，步骤S5可以通过以下步骤实现：
步骤S51、在所述第一电极层的表面依次沉积电介质层和第二电极层。
步骤S52、沉积导电材料，所述导电材料填充所述第二电极层之间的间隙，且覆盖所述叠层结构的上表面；其中，所述第一电极层、所述电介质层、所述第二电极层及所述导电材料构成所述电容结构。
如图3h所示，在所述第一电极层的表面形成了电介质层112和第二电极层113，电介层112和第二电极层113还用于密封空气隙G。如图3i所示，在第二电极层之间的间隙中沉积导电材料114，以形成完整的电容结构。所述电容结构包括第一电极层110、电介质层112、第二电极层113和导电材料114。
本申请实施例中半导体结构的形成过程与上述实施例中的半导体结构的形成过程类似，对于本申请实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
本申请实施例提供的半导体结构的形成方法，由于在相邻两个着陆焊盘的空隙中也形成电容结构，如此，能够制备得到具有较大电荷容量的半导体结构。且本申请实施例中的半导体结构在形成电容结构时，形成了位于位线结构侧壁的空气隙，如此，可以改善半导体结构的漏电性能。
除此之外，本申请实施例还提供一种半导体结构，如图4a和4b所示，所述半导体结构40包括：基底结构和电容结构401。
所述基底结构包括多个沿X轴方向平行排列的位线结构102及形成于每一位线结构102周围、且覆盖部分所述位线结构的多个着陆焊盘103；其中，相邻两个着陆焊盘103之间具有一空隙V1或空隙V2。如图4a所示，所述空隙V1沿XZ方向的截面为阶梯型，所述Z轴方向垂直于所述位线结构201的延伸方向和所述位线结构201的排列方向(即X轴方向)；所述位线结构201包括沿Z轴方向由下至上依次堆叠的位线接触层1021、位线金属层1022和位线掩膜层1023。如图4b所示，所述空隙V2沿XZ方向的截面为U型；所述位线结构201包括沿Z轴方向由下至上依次堆叠的所述位线接触层1021、所述位线金属层1022和部分所述位线掩膜层1023。
在一些实施例中，所述基底结构还包括半导体衬底101，所述半导体衬底101包括多个阵列排布的有源区1011和用于隔离各有源区1011的浅沟槽隔离结构1012，所述位线结构102形成于所述有源区1011的表面且通过位线接触结构与有源区1011接 触。所述基底结构还包括形成于所述位线结构102周围、且与每一所述着陆焊盘103接触的存储节点接触104。
在一些实施例中，所述基底结构还包括掩埋于所述半导体衬底101中的字线结构(图中未示出)。
所述电容结构401位于所述着陆焊盘103的顶表面上以及所述空隙V1或空隙V2中。
在一些实施例中，所述电容结构401包括依次堆叠的第一电极层110、电介质层112和第二电极层113，且相邻所述第二电极层113之间填充有导电材料114。
本申请实施例中，所述电容结构401为杯状结构，且所述电容结构的延伸方向(Z轴方向)垂直于所述着陆焊盘103的顶表面；所述电容结构401之间还包括平行设置的第一支撑层1072和第二支撑层1074；其中，所述第一支撑层1072设置于所述电容结构401的中部外周，所述第二支撑层1074设置于所述电容结构401的顶部外周，所述第一支撑层1072和所述第二支撑层1074共同用于支撑所述电容结构401。
在一些实施例中，所述第二支撑层1074的厚度h1大于所述第一支撑层1072的厚度h2，如此，可以实现更好的支撑效果。
在一些实施例中，所述位线结构102的侧壁形成有第一间隔层、第二间隔层102b和位于所述第一间隔层与所述第二间隔层102b之间的空气隙G；其中，所述空气隙G与所述电介质层112相接。
本申请实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里不再赘述。
本申请实施例提供的半导体结构，电容结构不仅位于着陆焊盘的顶表面，还位于相邻两个着陆焊盘之间的空隙中，如此，能够使得制备的半导体结构具有较大电荷容量。且本申请实施例中的半导体结构具有位于位线结构侧壁的空气隙，如此，可以改善所形成的半导体结构的漏电性能。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请实施例的一些实施方式，但本申请实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请实施例的保护范围之内。因此，本申请实施例的保护范围应以权利要求的保护范围为准。

Claims (17)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有空隙；
    在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构。
  2. 根据权利要求1所述的方法，其中，所述在所述着陆焊盘的顶表面上以及所述空隙中，形成电容结构，包括：
    在所述空隙中形成第一绝缘层，所述第一绝缘层与所述着陆焊盘的表面平齐；
    在所述着陆焊盘和所述第一绝缘层的表面形成叠层结构；
    处理所述叠层结构和所述第一绝缘层，形成所述电容结构。
  3. 根据权利要求2所述的方法，其中，所述叠层结构包括牺牲层和支撑层；所述处理所述叠层结构和所述第一绝缘层，形成所述电容结构，包括：
    图形化所述叠层结构，以在所述着陆焊盘表面的叠层结构中形成电容孔；
    在每一所述电容孔的内壁和图形化的叠层结构的表面形成第一电极层；
    图形化所述支撑层，以在相邻多个电容孔之间形成开口；
    通过所述开口刻蚀所述牺牲层和所述第一绝缘层；
    在图形化的所述支撑层中形成所述电容结构。
  4. 根据权利要求3所述的方法，其中，所述在图形化的所述支撑层中形成所述电容结构，包括：
    在所述第一电极层的表面依次沉积电介质层和第二电极层；
    沉积导电材料，所述导电材料填充所述第二电极层之间的间隙，且覆盖所述叠层结构的上表面；其中，所述第一电极层、所述电介质层、所述第二电极层及所述导电材料构成所述电容结构。
  5. 根据权利要求4所述的方法，其中，所述牺牲层包括第一牺牲层和第二牺牲层，所述支撑层包括第一支撑层和第二支撑层；
    所述方法还包括：在所述第二支撑层的表面形成第一掩膜层；
    所述图形化所述叠层结构，以在所述着陆焊盘表面的叠层结构中形成电容孔，包括：
    图形化所述第一掩膜层；
    以图形化的所述第一掩膜层为掩膜，刻蚀每一所述着陆焊盘表面的所述第二支撑层、第二牺牲层、第一支撑层和第一牺牲层，形成多个所述电容孔。
  6. 根据权利要求5所述的方法，其中，图形化的叠层结构包括依次堆叠的所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层，且图形化的叠层结构表面形成有所述第一掩膜层和所述第一电极层；
    所述图形化所述支撑层，以在相邻多个电容孔之间形成开口和所述通过所述开口刻蚀所述牺牲层和所述第一绝缘层，包括：
    在所述第一掩膜层和所述第二支撑层中形成第一开口；
    通过所述第一开口，去除所述第二牺牲层；
    在所述第一支撑层中形成第二开口；
    通过所述第二开口，去除所述第一牺牲层和所述第一绝缘层。
  7. 根据权利要求6所述的方法，其中，采用干法刻蚀技术，形成所述第一开口和所述第二开口。
  8. 根据权利要求6或7所述的方法，其中，每一所述位线结构的侧壁形成有第 一间隔层、第二间隔层以及位于所述第一间隔层和所述第二间隔层之间的牺牲间隔层，且所述第一绝缘层与所述牺牲间隔层连接；所述方法还包括：
    在通过所述第二开口去除所述第一牺牲层和所述第一绝缘层时，去除所述牺牲间隔层；
    其中，所述第一牺牲层和所述牺牲间隔层采用相同的材料形成。
  9. 根据权利要求8所述的方法，其中，采用湿法刻蚀技术去除所述第二牺牲层、所述第一牺牲层、所述第一绝缘层和所述第一间隔层。
  10. 根据权利要求8所述的方法，其中，所述基底结构还包括形成于所述位线结构周围、且与每一所述着陆焊盘接触的存储节点接触；所述着陆焊盘和所述空隙通过以下步骤形成：
    在每一所述存储节点接触的表面形成覆盖所述位线结构的导电层；其中，所述导电层的顶表面超出于所述位线结构的顶表面；
    在所述导电层的表面形成图形化的第二掩膜层；
    通过所述图形化的第二掩膜层，刻蚀部分所述导电层和所述第一间隔层，直至暴露出所述牺牲间隔层为止，形成位于每一所述存储节点接触表面的所述着陆焊盘和位于相邻两个着陆焊盘之间的所述空隙；其中，所述空隙沿第一方向的截面为阶梯型，所述第一方向垂直于所述位线结构的延伸方向和所述位线结构的排列方向。
  11. 根据权利要求10所述的方法，其中，所述位线结构包括沿所述第一方向由下至上依次堆叠的位线接触层、位线金属层和位线掩膜层；所述方法还包括：
    在相邻两个着陆焊盘之间形成第二绝缘层，其中，所述第二绝缘层与所述着陆焊盘的表面平齐；
    刻蚀所述第二绝缘层和部分所述位线掩膜层，形成所述空隙，所述空隙沿所述第一方向的截面为U型。
  12. 一种半导体结构，包括：
    基底结构，所述基底结构至少包括位线结构及形成于所述位线结构周围、且覆盖部分所述位线结构的多个着陆焊盘；其中，相邻两个着陆焊盘之间具有一空隙；
    电容结构，位于所述着陆焊盘的顶表面上以及所述空隙中。
  13. 根据权利要求12所述的半导体结构，其中，所述空隙沿第一方向的截面为阶梯型，所述第一方向垂直于所述位线结构的延伸方向和所述位线结构的排列方向；所述位线结构包括沿所述第一方向由下至上依次堆叠的位线接触层、位线金属层和位线掩膜层；或者，
    所述空隙沿所述第一方向的截面为U型，所述位线结构包括沿所述第一方向由下至上依次堆叠的所述位线接触层、所述位线金属层和部分所述位线掩膜层。
  14. 根据权利要求12所述的半导体结构，其中，所述电容结构包括依次堆叠的第一电极层、电介质层和第二电极层，且相邻所述第二电极层之间填充有导电材料。
  15. 根据权利要求14所述的半导体结构，其中，所述电容结构为杯状结构，且所述电容结构的延伸方向垂直于所述着陆焊盘的顶表面；所述电容结构之间还包括平行设置的第一支撑层和第二支撑层；
    其中，所述第一支撑层设置于所述电容结构的中部外周，所述第二支撑层设置于所述电容结构的顶部外周，所述第一支撑层和所述第二支撑层共同用于支撑所述电容结构。
  16. 根据权利要求15所述的半导体结构，其中，所述第二支撑层的厚度大于所述第一支撑层的厚度。
  17. 根据权利要求14至16任一项所述的半导体结构，其中，所述位线结构的侧 壁形成有第一间隔层、第二间隔层和位于所述第一间隔层与所述第二间隔层之间的空气隙；其中，所述空气隙与所述电介质层相接。
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