TWI840880B - 半導體裝置及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000004020 conductor Substances 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 255
- 239000011810 insulating material Substances 0.000 claims description 118
- 239000011241 protective layer Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- 238000011282 treatment Methods 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 1
- 230000008569 process Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 7
- 230000000717 retained effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
本公開提供了一種半導體裝置及其製造方法。該方法包括：在基板上形成沿第一方向延伸的多條第一溝槽；在形成有第一溝槽的基板上形成沿第二方向延伸的多條第二溝槽；第一方向與第二方向垂直；第一溝槽的第一深度大於第二溝槽的第二深度；在第一和第二溝槽內形成第一隔離層；在第二方向的截面上，第一隔離層與第一溝槽兩側的側壁之間分別具有第一縫隙；第一縫隙的深度小於第一深度；在所述第一縫隙的底部沉積第一導電材料的導電層，形成兩條相互平行且沿第一方向延伸的位元線；在第一溝槽和第二溝槽內、導電層上形成沿第二方向延伸的字線。
Description
本公開實施例涉及半導體製造技術，涉及但不限於一種半導體裝置及其製造方法。
隨著晶片及記憶體的技術發展，半導體製造工藝中對於集成度的要求越來越高。為了提升半導體基板的利用率，提升集成度，垂直溝道結構的半導體裝置開始逐漸被應用。垂直溝道結構的電晶體溝道垂直於基板的表面，因而可以方便地排列成陣列。然而，針對垂直溝道結構的半導體裝置，其走線的佈局和工藝過程還有待進一步地優化和改善。
有鑑於此，本公開實施例為解決現有技術中存在的至少一個問題而提供一種半導體裝置及其製造方法。
第一方面，本公開實施例提供一種半導體裝置的製造方法，所述半導體裝置包括基板；所述方法包括：在所述基板上形成沿第一方向延伸的多條第一溝槽；在形成有所述第一溝槽的所述基板上形成沿第二方向延伸的多條第二溝槽；所述第一方向與所述第二方向垂直；所述第一溝槽的第一深度大於所述第二溝槽的第二深度；在所述第一溝槽和所述第二溝槽內形成第一隔離層；在第二方向的截面上，所述第一隔離層與所述第一溝槽兩側的側壁之間分別具有第一縫隙；所述第一縫隙的深度小於所述第一深度；在所述第一溝槽兩側的所述第一縫隙的底部沉積第一導電材料的導電層，形成兩條相互平行且沿所述第一方向延伸的位元線；在所述第一溝槽和第二溝槽內、所述導電層上形成沿所述第二方向延伸的字線。
在一些實施例中，所述在形成有所述第一溝槽的所述基板上形成沿第二方向延伸的多條第二溝槽，包括：在所述基板表面覆蓋第一絕緣材料，形成第一絕緣層；其中，所述第一絕緣層覆蓋所述第一溝槽的內壁；在所述第一溝槽內填充第二絕緣材料，形成第二絕緣層；在所述基板上形成沿第二方向延伸的所述多條第二溝槽。
在一些實施例中，所述在所述第一溝槽和所述第二溝槽內形成第一隔離層，包括：在所述第二溝槽內填充所述第一絕緣材料；同步去除所述第一溝槽和所述第二溝槽內深度小於第三深度的位置覆蓋的所述第一絕緣材料，形成所述第一縫隙；其中，所述第三深度小於所述第一深度且大於所述第二深度；所述第一溝槽和所述第二溝槽內剩餘的所述第一絕緣層和所述第二絕緣層為所述第一隔離層。
在一些實施例中，在所述第二溝槽內填充所述第一絕緣材料之後，所述方法還包括：去除第四深度的所述第一絕緣材料，形成凹陷區域；所述第四深度小於所述第二深度；在所述凹陷區域的側壁上覆蓋所述第二絕緣材料，形成保護層；其中，去除所述第一絕緣材料後形成的所述第一縫隙在垂直於基板表面的方向上位於所述保護層和所述剩餘的第一絕緣層之間。
在一些實施例中，所述同步去除所述第一溝槽和所述第二溝槽內深度小於第三深度的位置覆蓋的所述第一絕緣材料，形成所述第一縫隙，包括：
利用蝕刻濕蝕刻去除所述第一絕緣材料，形成所述第一縫隙。
在一些實施例中，所述第一絕緣材料包括氮化矽材料；所述蝕刻濕蝕刻使用的蝕刻蝕刻液包括磷酸溶液。
在一些實施例中，所述在所述基板表面覆蓋第一絕緣材料，形成第一絕緣層，包括：
利用原子層沉積法，在所述基板表面沉積所述第一絕緣材料，形成所述第一絕緣層。
在一些實施例中，在所述第一溝槽內填充第二絕緣材料，形成第二絕緣層之後，所述方法還包括：
對所述第二絕緣層和所述基板表面的第一絕緣層進行平坦化處理，使所述第一溝槽和所述第二溝槽以外區域的基板表面顯露。
在一些實施例中，所述在所述第一溝槽兩側的所述第一縫隙的底部沉積第一導電材料的導電層，形成兩條相互平行且沿所述第一方向延伸的位元線，包括：在所述第一縫隙內填充所述第一導電材料；去除所述第一縫隙內的部分所述第一導電材料，保留所述第一縫隙底部的所述第一導電材料，形成所述位元線；其中，所述底部的第一導電材料為所述導電層。
在一些實施例中，所述在所述第一溝槽和第二溝槽內、所述導電層上形成沿所述第二方向的字線，包括：去除所述第一溝槽和所述第二溝槽內、所述導電層上方部分的所述第一隔離層，形成第三溝槽；在所述第三溝槽的底部形成第二隔離層；其中，所述第二隔離層的底部與所述第一溝槽內兩條所述位元線之間剩餘的所述第一隔離層連接，所述第二隔離層的頂部低於所述第一溝槽和所述第二溝槽以外區域的基板表面；在所述第二隔離層上方所述第三溝槽內，形成所述字線。
在一些實施例中，所述在所述第二隔離層上方所述第三溝槽內，形成所述字線，包括：在所述第二隔離層上的所述第一溝槽以及所述第二溝槽的側壁上形成閘極氧化層；在相鄰的所述閘極氧化層之間填充第二導電材料，形成閘極導電層；沿所述第二方向，在所述第二導電材料上形成第四溝槽；其中，所述第四溝槽在所述第一方向的截面上分離所述閘極導電層；在所述第四溝槽內填充第一絕緣材料，形成第三隔離層；所述第三隔離層兩側的所述第二導電材料連通的各閘極導電層構成所述字線。
第二方面，本公開實施例提供一種半導體裝置，包括：基板；在所述基板上沿第一方向延伸的多條第一溝槽以及沿第二方向延伸的多條第二溝槽；其中，第一方向與所述第二方向垂直；所述第一溝槽的第一深度大於所述第二溝槽的第二深度；位於所述第一溝槽和所述第二溝槽內的第一隔離層；在第二方向的截面上，所述第一隔離層與所述第一溝槽兩側的側壁之間分別具有第一縫隙；所述第一縫隙的深度小於所述第一深度；所述第一溝槽兩側的所述第一縫隙的底部沉積有第一導電材料的導電層，所述導電層構成兩條相互平行且沿所述第一方向延伸的位元線；所述第一溝槽和所述第二溝槽內、所述導電層上具有沿第二方向延伸的字線。
在一些實施例中，所述第一隔離層，包括：位於所述第一溝槽和所述第二溝槽的底部的第一絕緣層；位於所述第一絕緣層上的第二絕緣層；所述第二絕緣層與所述第一溝槽兩側的側壁之間具有所述第一縫隙。在一些實施例中，所述第一隔離層和所述第一縫隙內的所述導電層上，覆蓋有第二隔離層；所述第二隔離層上具有所述沿第二方向延伸的字線。
在一些實施例中，所述半導體裝置還包括：閘極氧化層，位於所述第二隔離層上且覆蓋在所述第一溝槽和所述第二溝槽的側壁上；所述字線，包括：位於相鄰的所述閘極氧化層之間的閘極導電層；所述閘極導電層在所述第二方向上連通；相鄰的兩條所述字線之間具有第三隔離層。
本公開實施例提供的技術方案，在半導體裝置的製造過程中通過在基板上形成溝槽，在溝槽中形成與第一溝槽兩側側壁之間均具有第一縫隙的第一隔離層，然後在第一溝槽兩側的第一縫隙內基板導電材料的方式，形成掩埋於基板內的位元線結構。如此，一方面相比於對半導體基板摻雜形成的位元線，本公開實施例採用的沉積導電材料形成的位元線具有更高的導電性能，因此能夠提升半導體裝置的整體性能。另一方面，通過在第一溝槽兩側側壁的第一縫隙內形成的相互平行的雙位元線結構，可以提升半導體裝置的集成度，減少位元線之間的寄生電容。
為了便於理解本發明，下面將參照相關附圖對本發明進行更全面的描述。附圖中給出了本發明的首選實施例。但是，本發明可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使對本發明的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本發明。本文所使用的術語「及/或」包括一個或多個相關的所列項目的任意的和所有的組合。
如圖1所示，本公開實施例提供一種半導體裝置的製造方法，所述半導體裝置包括基板；所述方法包括：步驟S101：在所述基板上形成沿第一方向延伸的多條第一溝槽；步驟S102：在形成有所述第一溝槽的所述基板上形成沿第二方向延伸的多條第二溝槽；所述第一方向與所述第二方向垂直；所述第一溝槽的第一深度大於所述第二溝槽的第二深度；步驟S103：在所述第一溝槽和所述第二溝槽內形成第一隔離層；在第二方向的截面上，所述第一隔離層與所述第一溝槽兩側的側壁之間分別具有第一縫隙；所述第一縫隙的深度小於所述第一深度；步驟S104：在所述第一溝槽兩側的所述第一縫隙的底部沉積第一導電材料的導電層，形成兩條相互平行且沿所述第一方向延伸的位元線；步驟S105：在所述第一溝槽、第二溝槽內以及所述導電層上形成沿所述第二方向延伸的字線。
在本公開實施例中，可以通過蝕刻的方法在基板表面形成具有圖形的溝槽。這裡，第一方向是平行於基板表面延伸的方向，在此方向上可以形成多條第一溝槽，這些第一溝槽之間相互平行。示例性地，多條第一溝槽之間相互平行且可以具有相等的間距、深度以及寬度。因此，這些第一溝槽可以通過蝕刻同步形成。當然，上述蝕刻可以是一次蝕刻，也可以是多重蝕刻。
如圖2A所示，為形成第一溝槽後的俯視圖，圖2B、圖2C、圖2D以及圖2E分別為圖2A中在aa’截面、bb’截面、cc’截面以及dd’截面上的截面圖，基板100上形成有多條平行分佈的第一溝槽110。
在形成第一溝槽後，可以再次利用蝕刻的方法形成垂直於第一溝槽分佈的第二溝槽。第二溝槽的延伸方向同樣平行於基板表面，但與第一方向相互垂直。這樣，就可以在基板表面形成網狀的結構，即相互交錯的多條第一溝槽和第二溝槽。未被蝕刻的區域則形成了一個個垂直於基板表面的半導體柱，這些半導體柱可以用於作為電晶體的垂直溝道，進而可以形成電晶體陣列。
在本公開實施例中，在第一溝槽和第二溝槽內形成第一隔離層，該第一隔離層是由絕緣材料構成的，例如氧化物、氮化物或者其他有機材料等。由於第二溝槽的第一深度大於第二溝槽的第二深度，因此，第一隔離層在第一溝槽內的厚度與第二溝槽內的厚度也有所不同。
在第一溝槽內的第一隔離層與第一溝槽的兩側的側壁之間具有第一縫隙，對於第二溝槽的第二深度較淺，該第一縫隙不會延伸到第二溝槽內。然後在第一縫隙的底部基板的第一導電材料，這樣，第一導電材料形成的導電層就會沿第一溝槽兩側的側壁延伸，形成兩條位元線。每條第一溝槽的底部都具有兩條位元線，就形成了半導體裝置的雙位元線結構。需要說明的是，第一導電材料可以為金屬材料，也可以為摻雜的半導體材料或者其他導電材料。例如，第一導電材料可以為金屬銅、金屬鎢等等。
由於第一縫隙沒有延伸至第二溝槽內，因此，在上述第一溝槽的導電層上，以及第二溝槽內可以形成字線。事實上，字線會沿著第二溝槽延伸，即沿著第二方向延伸。但是由於構成字線的材料可能會有一部分位於第一溝槽內，因此需要在第一溝槽以及第二溝槽內形成。當然，相鄰的兩條字線之間可以通過絕緣材料隔離開來。
如此，針對垂直溝道的半導體裝置，本公開實施例中提供了在基板內形成掩埋的字線和位元線的方式，並且對於每個電晶體的溝道都具有雙位元線的結構，即兩側均具有通過沉積導電材料形成的導電層。這樣，一方面相比於對半導體基板摻雜形成的位元線，本公開實施例採用的沉積導電材料形成的位元線具有更高的導電性能，因此能夠提升半導體裝置的整體性能。另一方面，通過在第一溝槽兩側側壁的第一縫隙內形成的相互平行的雙位元線結構，可以提升半導體裝置的集成度，減少位元線之間的寄生電容。
在一些實施例中，所述在形成有所述第一溝槽的所述基板上形成沿第二方向延伸的多條第二溝槽，包括：
在所述基板表面覆蓋第一絕緣材料，形成第一絕緣層；其中，所述第一絕緣層覆蓋所述第一溝槽的內壁；
在所述第一溝槽內填充第二絕緣材料，形成第二絕緣層；
在所述基板上形成沿第二方向延伸的所述多條第二溝槽。
在本公開實施例中，形成第一溝槽後，可以在基板表面通過外延生長或者沉積等方式覆蓋一層第一絕緣材料，例如，採用化學氣相沉積（Chemical Vapor Deposition，CVD）、原子層沉積（Atomic Layer Deposition，ALD）或物理氣相沉積（Physical Vapor Deposition，PVD）等方式形成上述第一絕緣層。這裡，第一絕緣材料可以是氧化物、氮化物或者其他絕緣材料等。第一絕緣材料可以覆蓋在第一溝槽的整個內壁上，包括第一溝槽的底部和側壁。此外，基板表面第一溝槽以外的區域也會覆蓋上述第一絕緣材料。
圖3A至3C是覆蓋第一絕緣材料後bb’截面、cc’截面以及dd’截面對應位置的截面圖；如圖3A至3C所示，整個基板100的表面，第一溝槽110的內表面都覆蓋有第一絕緣材料，形成第一絕緣層111。
然後可以在第一溝槽內填充第二絕緣材料，使得所有第一溝槽被填滿。圖4A至圖4C為填充第二絕緣絕緣材料後bb’截面、cc’截面以及dd’截面對應位置的截面圖，如圖4A至圖4C所示，在第一溝槽內的第一絕緣層111上均填充有第二絕緣層112。第二絕緣材料與第一絕緣材料為不同的絕緣材料，例如，若第一絕緣材料為氮化矽（SiN），則第二絕緣材料可以為氧化矽（SiO）。此時可以進行一些研磨等平坦化的處理，使的基板表面和第二絕緣材料的表面形成平坦的平面。此時的平坦化處理可以去除基板表面的第一絕緣材料，也可以保留部分第一絕緣材料。
此時，在上述平面上可以進行進一步蝕刻，形成沿第二方向延伸的多條第二溝槽。需要說明的是，蝕刻的過程需要同步作用於基板的矽材料以及第一溝槽內填充的絕緣材料，這樣可以形成完整的第二溝槽，沿著第一溝槽的方向的截面來看，則是在第一溝槽內的第二絕緣材料上形成了多個相鄰的凹陷區域。
形成第二溝槽120後上述aa’截面、bb’截面以及cc’截面上的截面圖如圖5A至圖5C所示。由於第二溝槽120的深度小於第一溝槽110，因此，在沿著第二溝槽的dd’截面上仍能夠看到第一溝槽110底部的形狀以及第一絕緣層111和第二絕緣層112。
當然，如果去除掉第一溝槽內填充的絕緣材料，第一溝槽與第二溝槽則為相互垂直的兩組直線形的溝槽，並且每條第一溝槽與每條第二溝槽存在相交處的公共區域。從整體上看第一溝槽與第二溝槽則構成網狀的結構，未被蝕刻掉的基板區域則為一個個垂直於基板表面方向的半導體柱。
在公開實施例中，第一溝槽的第一深度大於第二溝槽的第二深度，因此，在形成第二溝槽後，第一溝槽的底部仍然保留了一部分沿第一方向延伸的第一絕緣層和第二絕緣層。
如此，在第一絕緣層和第二絕緣層的保護下，可以在形成第一溝槽後再形成第二溝槽，使得第一溝槽與第二溝槽具有不同的深度，並且形成第二溝槽的過程中不會對第一溝槽的內壁造成損傷。
在一些實施例中，所述在所述第一溝槽和所述第二溝槽內形成第一隔離層，包括：
在所述第二溝槽內填充所述第一絕緣材料；
同步去除所述第一溝槽和所述第二溝槽內深度小於第三深度的位置覆蓋的所述第一絕緣材料，形成所述第一縫隙；其中，所述第三深度小於所述第一深度且大於所述第二深度；所述第一溝槽和所述第二溝槽內剩餘的所述第一絕緣層和所述第二絕緣層為所述第一隔離層。
這裡，第一隔離層包括了部分第一絕緣材料以及部分第二絕緣材料構成的結構，包括第一溝槽底部的絕緣材料，以及在形成第二溝槽時第一溝槽中未被蝕刻掉的絕緣材料。
第一溝槽中的第一絕緣材料與第一溝槽兩側側壁之間具有第一縫隙，該第一縫隙中的至少部分可以趁機導電材料，形成導電層。由於第一縫隙沿著第一溝槽的側壁向第一方向延伸，因此，導電層為覆蓋在第一溝槽側壁的至少部分區域並沿第一方向延伸的導電線。並且由於第一溝槽兩側均具有第一縫隙，因此可以形成兩條導電線。這樣，對於半導體裝置中的電晶體陣列，每一列電晶體都具有兩條位元線，即掩埋於基板內部的雙位元線結構。
通過在第一縫隙內沉積導電材料的方式形成的掩埋式的雙位元線結構實現工藝簡單，且有利於高集成度的半導體裝置設計。
在一些實施例中，在所述第二溝槽內填充所述第一絕緣材料之後，所述方法還包括：
去除第四深度的所述第一絕緣材料，形成凹陷區域；所述第四深度小於所述第二深度；
在所述凹陷區域的側壁上覆蓋所述第二絕緣材料，形成保護層；其中，去除所述第一絕緣材料後形成的所述第一縫隙在垂直於基板表面的方向上位於所述保護層和所述剩餘的第一絕緣層之間。
在第二溝槽內填充第一絕緣材料後，第一溝槽與第二溝槽內填滿了絕緣材料。填充第一絕緣材料後aa’截面、bb’截面、cc’截面以及dd’截面上的截面圖如圖6A至6D所示。如圖6C至6D中在第一溝槽110內可以看到覆蓋在側壁上的第一絕緣層111和填充在第一溝槽內的第二絕緣層112。而對於圖6A和圖6B中第二溝槽120內則填充有第一絕緣材料構成的絕緣層121。
然後，如圖7A至圖7D所示，可以通過回刻一部分的第一絕緣材料，在第一溝槽110和第二溝槽120內形成凹陷區域130。需要說明的是，這裡去除第一絕緣材料時不會對第二絕緣材料產生影響，因此，第二絕緣材料仍然與第一溝槽的頂部保持平齊，而第一溝槽側壁的第一絕緣材料則被去除一部分，形成第四深度的凹陷區域。第二溝槽內填充的為第一絕緣材料，因此，第二溝槽內整體凹陷第四深度。
之後在凹陷區域內覆蓋一層第二絕緣材料，使得第一溝槽內的第二絕緣材料在頂部填滿第一溝槽，圖8A至圖8C為aa’截面、bb’截面以及cc’截面上的截面圖，dd’截面相比於圖7D沒有發生變化，第二溝槽120內則在凹陷區域130的內壁上形成一層第二絕緣材料。這樣，就在第一溝槽110和第二溝槽120頂部的區域內可以形成一層保護層140。其中，圖8B所示的截面上，保護層140與原有的第一溝槽內的第二絕緣材料連為一體，使得凹陷區域130在該截面上的寬度減小了。dd’截面相比於圖7D沒有發生變化，可參考圖7D。
示例性地，可以利用ALD的方法在凹陷區域內生長一層氧化矽，然後可以再次進行回蝕，去除在第二溝槽內凹陷區域底部的氧化矽，使得第一絕緣材料（如氮化矽）裸露出來。
這樣，第一溝槽的頂部被第二絕緣材料封住，而第二溝槽內則裸露出了第一絕緣材料的表面，也就形成了保護層。此時，如圖9A至圖9D所示，可以針對第一絕緣材料進行蝕刻，保留第二絕緣材料。此時，第一溝槽110和第二溝槽120內位於頂部的區域保留了上述保護層140，而下方則鏤空，這樣可以在第一溝槽110側壁覆蓋有第一絕緣材料的部分形成上述第一縫隙150。
在一些實施例中，所述同步去除所述第一溝槽和所述第二溝槽內深度小於第三深度的位置覆蓋的所述第一絕緣材料，形成所述第一縫隙，包括：
利用濕蝕刻去除所述第一絕緣材料，形成所述第一縫隙。
形成上述第一縫隙的方法，可以利用濕蝕刻，針對第一絕緣材料進行清洗，並且蝕刻的深度小於第三深度。這樣，第二溝槽內的第一絕緣材料會被去除，同時第一溝槽內的上述第一隔離層兩側的第一絕緣材料會被去除掉一部分，僅保留底部大於第三深度的位置的第一絕緣層。從而在第一溝槽的側壁形成第一縫隙。
在一些實施例中，所述第一絕緣材料包括氮化矽材料；所述濕蝕刻使用的蝕刻液包括磷酸溶液。
上述第一絕緣材料為氮化矽材料時，磷酸溶液可以對第一絕緣材料產生腐蝕作用，從而去除第一絕緣材料，但磷酸溶液不會對氧化矽等氧化物產生腐蝕作用。因此，第二絕緣材料可以採用氧化物。
在一些實施例中，所述在所述基板表面覆蓋第一絕緣材料，形成第一絕緣層，包括：
利用原子層沉積法，在所述基板表面沉積所述第一絕緣材料，形成所述第一絕緣層。
採用ALD的方式形成的第一絕緣層厚度均勻，因此，去除部分第一絕緣材料後形成的第一縫隙也具有均勻的寬度。
如此，在第一縫隙中沉積導電材料可以形成均勻的位元線，從而降低位元線的阻抗，提升導電性能。
在一些實施例中，在所述第一溝槽內填充第二絕緣材料，形成第二絕緣層之後，所述方法還包括：
對所述第二絕緣層和所述基板表面的第一絕緣層進行平坦化處理，使所述第一溝槽和所述第二溝槽以外區域的基板表面顯露。
在本公開實施例中，在第一溝槽填充絕緣材料形成第二絕緣層後，部分多餘的絕緣材料可能覆蓋在半導體柱上方，從而影響半導體裝置的性能。因此，可以通過化學機械拋光（Chemical Mechanical Polishing，CMP）進行平坦化處理。
在一些實施例中，所述在所述第一溝槽兩側的所述第一縫隙的底部沉積第一導電材料的導電層，形成兩條相互平行且沿所述第一方向延伸的位元線，包括：
在所述第一縫隙內填充所述第一導電材料；
去除所述第一縫隙內的部分所述第一導電材料，保留所述第一縫隙底部的所述第一導電材料，形成所述位元線；其中，所述底部的第一導電材料為所述導電層。
通過上述實施例中的方法，可以在第一隔離層與第一溝槽側壁之間形成第一縫隙，然後可以通過沉積的方法在第一縫隙內填充第一導電材料。例如金屬銅、金屬鎢等金屬材料、摻雜的半導體材料或其他導電材料。
圖10A為俯視圖，圖10B和圖10C是形成位元線後的cc’截面以及dd’截面上的截面圖。aa’截面、bb’截面則位置看不到導電材料形成的位元線，因此沒有變化，可參考圖9A和圖9B，而在如圖10B和圖10C中所示的第一溝槽的底部則可以看到導電材料形成的位元線160。
由於位元線沿著第一溝槽的方向延伸，並且第二溝槽內的結構不受到位元線的影響。因此，位元線僅需要形成於第一溝槽深度大於第二溝槽的部分。也就是說，用於構成位元線所要形成的導電層可以僅覆蓋在第一溝槽較底部的部分區域上，即形成一條細線即可。因此，可以去除第一縫隙內的部分第一導電材料，僅保留第一縫隙底部的第一導電材料，從而形成位元線。
在一些實施例中，所述在所述第一溝槽和第二溝槽內、所述導電層上形成沿所述第二方向的字線，包括：
去除所述第一溝槽和所述第二溝槽內、所述導電層上方部分的所述第一隔離層，形成第三溝槽；
在所述第三溝槽的底部形成第二隔離層；其中，所述第二隔離層的底部與所述第一溝槽內兩條所述位元線之間剩餘的所述第一隔離層連接，所述第二隔離層的頂部低於所述第一溝槽和所述第二溝槽以外區域的基板表面；
在所述第二隔離層上方所述第三溝槽內，形成所述字線。
形成位元線後，第一溝槽內仍填充有上述第一隔離層和保護層，需要沿著第二溝槽的方向形成字線，因此，需要將部分第一隔離層和保護層去除，使得第一溝槽和第二溝槽內形成第三溝槽。示例性地，第三溝槽底部仍保留有一部分第二絕緣材料可以作為第二隔離層。
在一實施例中，如圖11A至圖11D所示，可以在去除部分第一隔離層的過程中將第一溝槽和第二溝槽內的第二絕緣材料均去除，然後重新在第一溝槽110內和第二溝槽120內覆蓋一層第一絕緣材料，並使其覆蓋住已經形成的位元線，從而形成上述第二隔離層170。形成第二隔離層170可以先填充第一絕緣材料至溝槽頂部，然後整體回刻一定的深度，此時剩餘的第一絕緣材料則為上述第二隔離層。在一實施例中，也可以將第一溝槽和第二溝槽內的全部絕緣材料，包括第一絕緣材料和第二絕緣材料去除，然後重新填充一種絕緣材料，可以為第一絕緣材料，也可以為第二絕緣材料，從而形成上述第二隔離層。這裡，第一絕緣材料可以為氧化矽，在第三溝槽的側壁上也可以覆蓋一層氧化矽，這層氧化矽則可以作為閘極氧化層。
這樣，就將已經形成的位元線掩埋於基板和絕緣材料之間，不會顯露在外。此時，可以進一步在第三溝槽內形成字線。
在一些實施例中，所述在所述第二隔離層上方所述第三溝槽內，形成所述字線，包括：
在所述第二隔離層上的所述第一溝槽以及所述第二溝槽的側壁上形成閘極氧化層；
在相鄰的所述閘極氧化層之間填充第二導電材料，形成閘極導電層；
沿所述第二方向，在所述第二導電材料上形成第四溝槽；其中，所述第四溝槽在所述第一方向的截面上分離所述閘極導電層；
在所述第四溝槽內填充第一絕緣材料，形成第三隔離層；所述第三隔離層兩側的所述第二導電材料連通的各閘極導電層構成所述字線。
字線實質上是有各半導體柱構成的垂直溝道環繞的閘極連接成直線構成的，而閘極則包括閘極氧化層和閘極導電層。因此，在形成閘極氧化層的過程中，可以在第一溝槽以及第二溝槽內第二隔離層上的區域內（即第三溝槽整體）的側壁上形成閘極氧化層，使得閘極氧化層環繞著覆蓋在每一個半導體柱的側壁上。
形成閘極氧化層的方法可以利用上述ALD的方法沉積一層氧化矽，也可以對半導體柱的側壁進行氧化處理，使得半導體柱的側壁表面被氧化為一層均勻的氧化矽。
然後可以在閘極氧化層之間，即側壁覆蓋有閘極氧化層後的上述第三溝槽內填充第二導電材料，形成閘極導電層。第二導電材料可以為金屬材料，如金屬銅、金屬鎢等等。如圖12A至圖12D所示，金屬材料構成的閘極導電層181位於閘極氧化層182以及上述第二隔離層170之間。閘極導電層201的頂部還可以再覆蓋一層第二絕緣材料，形成閘極保護層183。這樣，閘電極也被掩埋於基板內部，不會裸露在基板表面。
此外，由於在第三溝槽內沉積的導電材料全部連接在一起，為了形成沿第二方向延伸字線，還需要在第二溝槽所在位置的中間形成第四溝槽，如圖13A至13D所示，第四溝槽190沿著第二方向將導電材料分離成多條字線180的結構。然後，可以在第四溝槽190內填充絕緣材料，例如，通過CVD、ALD或PVD等沉積方式，形成第三隔離層191。在圖13D中所示的dd’截面可以看到第三隔離層191與第二隔離層170為相同材料時連為一體。需要說明的是，第三隔離層可以為第一絕緣材料，也可以為第二絕緣材料。若為第二絕緣材料，則第三隔離層與上訴第二隔離層和頂部的閘極保護層連為一體。
如此，相鄰的兩條第三隔離層之間的閘極導電層就形成了字線。
如圖14所示（圖14包含了沿第一方向的截面和第二方向的截面），本公開實施例提供一種半導體裝置200，包括：基板201；在所述基板上沿第一方向延伸的多條第一溝槽210以及沿第二方向延伸的多條第二溝槽220；其中，第一方向與所述第二方向垂直；所述第一溝槽210的第一深度大於所述第二溝槽220的第二深度；位於所述第一溝槽210和所述第二溝槽220內的第一隔離層230；在第二方向的截面上，所述第一隔離層230與所述第一溝槽210兩側的側壁之間分別具有第一縫隙240；所述第一縫隙240的深度小於所述第一深度；所述第一溝槽兩側的所述第一縫隙240的底部沉積有第一導電材料的導電層250，所述導電層構成兩條相互平行且沿所述第一方向延伸的位元線；所述第一溝槽210和所述第二溝槽220內、所述導電層250上具有沿第二方向延伸的字線260。
在一些實施例中，所述第一隔離層，包括：位於所述第一溝槽和所述第二溝槽的底部的第一絕緣層；位於所述第一絕緣層上的第二絕緣層；所述第二絕緣層與所述第一溝槽兩側的側壁之間具有所述第一縫隙。
在一些實施例中，所述第一隔離層和所述第一縫隙內的所述導電層上，覆蓋有第二隔離層；所述第二隔離層上具有所述沿第二方向延伸的字線。
在一些實施例中，所述半導體裝置還包括：閘極氧化層，位於所述第二隔離層上且覆蓋在所述第一溝槽和所述第二溝槽的側壁上；所述字線，包括：位於相鄰的所述閘極氧化層之間的閘極導電層；所述閘極導電層在所述第二方向上連通；相鄰的兩條所述字線之間具有第三隔離層。
上述半導體裝置的結構在形成方法的實施例中已經詳細說明並舉例，這裡不再贅述。
應理解，說明書通篇中提到的「一個實施例”或「一實施例”意味著與實施例有關的特定特徵、結構或特性包括在本公開的至少一個實施例中。因此，在整個說明書各處出現的「在一個實施例中”或「在一實施例中”未必一定指相同的實施例。此外，這些特定的特徵、結構或特性可以任意適合的方式結合在一個或多個實施例中。應理解，在本公開的各種實施例中，上述各過程的序號的大小並不意味著執行順序的先後，各過程的執行順序應以其功能和內在邏輯確定，而不應對本公開實施例的實施過程構成任何限定。上述本公開實施例序號僅僅為了描述，不代表實施例的優劣。
需要說明的是，在本文中，術語「包括」、「包含」或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句「包括一個……」限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
在本公開所提供的幾個實施例中，應該理解到，所揭露的設備和方法，可以通過其它的方式實現。以上所描述的設備實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，如：多個單元或元件可以結合，或可以集成到另一個系統，或一些特徵可以忽略，或不執行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合、或通信連接可以是通過一些介面，設備或單元的間接耦合或通信連接，可以是電性的、機械的或其它形式的。
上述作為分離部件說明的單元可以是、或也可以不是物理上分開的，作為單元顯示的部件可以是、或也可以不是物理單元；既可以位於一個地方，也可以分佈到多個網路單元上；可以根據實際的需要選擇其中的部分或全部單元來實現本實施例方案的目的。
另外，在本公開各實施例中的各功能單元可以全部集成在一個處理單元中，也可以是各單元分別單獨作為一個單元，也可以兩個或兩個以上單元集成在一個單元中；上述集成的單元既可以採用硬體的形式實現，也可以採用硬體加軟體功能單元的形式實現。
以上所述，僅為本公開的實施方式，但本公開的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本公開揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本公開的保護範圍之內。因此，本公開的保護範圍應以所述請求項的保護範圍為准。
工業實用性
本公開實施例提供的技術方案，在半導體裝置的製造過程中通過在基板上形成溝槽，在溝槽中形成與第一溝槽兩側側壁之間均具有第一縫隙的第一隔離層，然後在第一溝槽兩側的第一縫隙內基板導電材料的方式，形成掩埋於基板內的位元線結構。如此，一方面相比於對半導體基板摻雜形成的位元線，本公開實施例採用的沉積導電材料形成的位元線具有更高的導電性能，因此能夠提升半導體裝置的整體性能。另一方面，通過在第一溝槽兩側側壁的第一縫隙內形成的相互平行的雙位元線結構，可以提升半導體裝置的集成度，減少位元線之間的寄生電容。
100、201:基板
110、210:第一溝槽
111:第一絕緣層
112:第二絕緣層
120、220:第二溝槽
121:絕緣層
130:凹陷區域
140:保護層
150、240:第一縫隙
160:位元線
170:第二隔離層
181:閘極導電層
182:閘極氧化層
183:閘極保護層
190:第四溝槽
191:第三隔離層
200:半導體裝置
230:第一隔離層
250:導電層
260:字線
aa’、bb’、cc’、dd’:截面
S101~S105:步驟
圖1為本公開實施例提供的一種半導體裝置的製造方法的流程圖。
圖2A至圖2E為本公開實施例提供的製造方法中形成第一溝槽的俯視圖及各截面圖。
圖3A至圖3C為本公開實施例提供的製造方法中在第一溝槽內覆蓋第一絕緣層的各截面圖。
圖4A至圖4C為本公開實施例提供的製造方法中在第一溝槽內覆蓋第二絕緣層的各截面圖。
圖5A至圖5C為本公開實施例提供的製造方法中形成第二溝槽的各截面圖。
圖6A至圖6D為本公開實施例提供的製造方法中在第二溝槽內填充第一絕緣層的各截面圖。
圖7A至圖7D為本公開實施例提供的製造方法中形成凹陷區域的各截面圖。
圖8A至圖8C為本公開實施例提供的製造方法中在凹陷區域內形成保護層的各截面圖。
圖9A至圖9D為本公開實施例提供的製造方法中形成第一縫隙的各截面圖。
圖10A至圖10C為本公開實施例提供的製造方法中在第一縫隙內形成位元線後的俯視圖和各截面圖。
圖11A至圖11D為本公開實施例提供的製造方法中形成第二隔離層的各截面圖。
圖12A至圖12D為本公開實施例提供的製造方法中形成閘極導電層的各截面圖。
圖13A至圖13D為本公開實施例提供的製造方法中形成字線的各截面圖。
圖14為本公開實施例提供的一種半導體裝置的結構示意圖。
S101~S105:步驟
Claims (10)
- 一種半導體裝置的製造方法，所述半導體裝置包括一基板；所述方法包括：在所述基板上形成沿一第一方向延伸的多條第一溝槽； 在形成有所述第一溝槽的所述基板上形成沿一第二方向延伸的多條第二溝槽；所述第一方向與所述第二方向垂直；所述第一溝槽的一第一深度大於所述第二溝槽的一第二深度； 在所述第一溝槽和所述第二溝槽內形成一第一隔離層；在該第二方向的一截面上，所述第一隔離層與所述第一溝槽兩側的一側壁之間分別具有一第一縫隙；所述第一縫隙的一深度小於所述第一深度； 在所述第一溝槽兩側的所述第一縫隙的一底部沉積一第一導電材料的一導電層，形成兩條相互平行且沿所述第一方向延伸的位元線； 在所述第一溝槽和所述第二溝槽內、所述導電層上形成沿所述第二方向延伸的一字線。
- 根據請求項1所述的方法，其中，所述在形成有所述第一溝槽的所述基板上形成沿該第二方向延伸的多條第二溝槽，包括：在所述基板表面覆蓋一第一絕緣材料，形成一第一絕緣層，優選地，利用一原子層沉積法，在所述基板表面沉積所述第一絕緣材料，形成所述第一絕緣層；其中，所述第一絕緣層覆蓋所述第一溝槽的一內壁；在所述第一溝槽內填充一第二絕緣材料，形成一第二絕緣層；在所述基板上形成沿該第二方向延伸的所述多條第二溝槽。
- 根據請求項2所述的方法，其中，所述在所述第一溝槽和所述第二溝槽內形成該第一隔離層，包括：在所述第二溝槽內填充所述第一絕緣材料；同步去除所述第一溝槽和所述第二溝槽內深度小於一第三深度的一位置覆蓋的所述第一絕緣材料，形成所述第一縫隙，優選地，利用濕蝕刻去除所述第一絕緣材料，更優選地，所述第一絕緣材料包括一氮化矽材料，且所述濕蝕刻使用的一蝕刻液包括一磷酸溶液；其中，所述第三深度小於所述第一深度且大於所述第二深度；所述第一溝槽和所述第二溝槽內剩餘的所述第一絕緣層和所述第二絕緣層為所述第一隔離層。
- 根據請求項3所述的方法，其中，在所述第二溝槽內填充所述第一絕緣材料之後，所述方法還包括：去除一第四深度的所述第一絕緣材料，形成一凹陷區域；所述第四深度小於所述第二深度；在所述凹陷區域的一側壁上覆蓋所述第二絕緣材料，形成一保護層；其中，去除所述第一絕緣材料後形成的所述第一縫隙在垂直於基板表面的方向上位於所述保護層和所述剩餘的第一絕緣層之間。
- 根據請求項2所述的方法，其中，在所述第一溝槽內填充該第二絕緣材料，形成該第二絕緣層之後，所述方法還包括：對所述第二絕緣層和所述基板表面的該第一絕緣層進行平坦化處理，使所述第一溝槽和所述第二溝槽以外區域的基板表面顯露。
- 根據請求項1所述的方法，其中，所述在所述第一溝槽兩側的所述第一縫隙的底部沉積該第一導電材料的該導電層，形成兩條相互平行且沿所述第一方向延伸的位元線，包括：在所述第一縫隙內填充所述第一導電材料；去除所述第一縫隙內的部分所述第一導電材料，保留所述第一縫隙底部的所述第一導電材料，形成所述位元線；其中，所述底部的第一導電材料為所述導電層。
- 根據請求項1所述的方法，其中，所述在所述第一溝槽和所述第二溝槽內、所述導電層上形成沿所述第二方向的字線，包括：去除所述第一溝槽和所述第二溝槽內、所述導電層上方部分的所述第一隔離層，形成一第三溝槽；在所述第三溝槽的底部形成一第二隔離層；其中，所述第二隔離層的一底部與所述第一溝槽內兩條所述位元線之間剩餘的所述第一隔離層連接，所述第二隔離層的一頂部低於所述第一溝槽和所述第二溝槽以外區域的一基板表面；在所述第二隔離層上方所述第三溝槽內，形成所述字線，優選地，包括：在所述第二隔離層上的所述第一溝槽以及所述第二溝槽的一側壁上形成一閘極氧化層；在相鄰的所述閘極氧化層之間填充一第二導電材料，形成一閘極導電層；沿所述第二方向，在所述第二導電材料上形成一第四溝槽；其中，所述第四溝槽在所述第一方向的一截面上分離所述閘極導電層；在所述第四溝槽內填充一第一絕緣材料，形成第三隔離層；所述第三隔離層兩側的所述第二導電材料連通的各閘極導電層構成所述字線。
- 一種半導體裝置，包括：一基板；在所述基板上沿一第一方向延伸的多條第一溝槽以及沿一第二方向延伸的多條第二溝槽；其中，該第一方向與所述第二方向垂直；所述第一溝槽的一第一深度大於所述第二溝槽的一第二深度；位於所述第一溝槽和所述第二溝槽內的一第一隔離層；在該第二方向的一截面上，所述第一隔離層與所述第一溝槽兩側的一側壁之間分別具有一第一縫隙；所述第一縫隙的一深度小於所述第一深度；所述第一溝槽兩側的所述第一縫隙的一底部沉積有一第一導電材料的一導電層，所述導電層構成兩條相互平行且沿所述第一方向延伸的位元線；所述第一溝槽和所述第二溝槽內、所述導電層上具有沿該第二方向延伸的一字線。
- 根據請求項8所述的半導體裝置，其中，所述第一隔離層，包括：位於所述第一溝槽和所述第二溝槽的一底部的一第一絕緣層；位於所述第一絕緣層上的一第二絕緣層；所述第二絕緣層與所述第一溝槽兩側的該側壁之間具有所述第一縫隙。
- 根據請求項9所述的半導體裝置，其中，所述第一隔離層和所述第一縫隙內的所述導電層上，覆蓋有一第二隔離層；所述第二隔離層上具有所述沿該第二方向延伸的字線，優選地，所述半導體裝置還包括：一閘極氧化層，位於所述第二隔離層上且覆蓋在所述第一溝槽和所述第二溝槽的一側壁上；所述字線，包括：位於相鄰的所述閘極氧化層之間的一閘極導電層；所述閘極導電層在所述第二方向上連通；相鄰的兩條所述字線之間具有一第三隔離層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110957060.2 | 2021-08-19 | ||
| CN202110957060.2A CN115939026A (zh) | 2021-08-19 | 2021-08-19 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202310050A TW202310050A (zh) | 2023-03-01 |
| TWI840880B true TWI840880B (zh) | 2024-05-01 |
Family
ID=83689141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111126330A TWI840880B (zh) | 2021-08-19 | 2022-07-13 | 半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN115939026A (zh) |
| TW (1) | TWI840880B (zh) |
| WO (1) | WO2023019758A1 (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120156868A1 (en) * | 2010-12-17 | 2012-06-21 | Kim Uk | Method for fabricating semiconductor device with buried word line |
| TW201304072A (zh) * | 2011-07-14 | 2013-01-16 | Nanya Technology Corp | 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法 |
| US20130234230A1 (en) * | 2012-03-09 | 2013-09-12 | Kazuaki TAKESAKO | Semiconductor Device and Method for Making the Same |
| CN110896074A (zh) * | 2018-09-12 | 2020-03-20 | 长鑫存储技术有限公司 | 集成电路存储器及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035410B1 (ko) * | 2007-12-24 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를위한 워드라인용 마스크의 레이아웃 |
| KR101699443B1 (ko) * | 2010-10-15 | 2017-01-25 | 삼성전자 주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 |
| KR20120063756A (ko) * | 2010-12-08 | 2012-06-18 | 에스케이하이닉스 주식회사 | 측벽콘택을 구비한 반도체장치 제조 방법 |
| CN102820300B (zh) * | 2011-06-10 | 2016-03-02 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
| KR20130103942A (ko) * | 2012-03-12 | 2013-09-25 | 에스케이하이닉스 주식회사 | 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| KR102607555B1 (ko) * | 2018-12-24 | 2023-12-01 | 삼성전자주식회사 | 반도체 소자 |
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2021
- 2021-08-19 CN CN202110957060.2A patent/CN115939026A/zh active Pending
- 2021-11-08 WO PCT/CN2021/129356 patent/WO2023019758A1/zh unknown
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2022
- 2022-07-13 TW TW111126330A patent/TWI840880B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120156868A1 (en) * | 2010-12-17 | 2012-06-21 | Kim Uk | Method for fabricating semiconductor device with buried word line |
| TW201304072A (zh) * | 2011-07-14 | 2013-01-16 | Nanya Technology Corp | 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法 |
| US20130234230A1 (en) * | 2012-03-09 | 2013-09-12 | Kazuaki TAKESAKO | Semiconductor Device and Method for Making the Same |
| CN110896074A (zh) * | 2018-09-12 | 2020-03-20 | 长鑫存储技术有限公司 | 集成电路存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023019758A1 (zh) | 2023-02-23 |
| CN115939026A (zh) | 2023-04-07 |
| TW202310050A (zh) | 2023-03-01 |
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