TW202119591A - 半導體元件及其製作方法 - Google Patents

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Abstract

一種半導體元件，其包括一基板、多個陣列、多個導電結構以及一襯墊層。基板包括一陣列區以及一周邊區。這些陣列配置在陣列區，每個陣列多個導電柱。這些導電結構配置在周邊區，且每個導電結構具有至少一導電側壁。襯墊層覆蓋這些導電柱的上表面以及這些導電結構的上表面。導電結構的導電側壁免於被襯墊層覆蓋。這些導電柱具有多個朝著一第一方向的一第一側壁，且這些導電柱在每個陣列中沿著一第二方向排列，且第一方向與第二方向不同。襯墊層沿著基板延伸至這些導電柱以及這些導電結構。一種半導體元件的製作方法亦被提出。

Description

半導體元件及其製作方法
本發明有關於一種半導體裝置及其製作方法，特別是有關於一種在陣列區域以及周邊區域圖案化的半導體裝置及其製作方法。
現在的半導體積體電路（integrated circuit, IC）工業正快速得成長。製造積體電路的製程隨著技術進步已經發展出數個世代，且這些世代依序至做出更小、更複雜的電路。圖案化線路的決定性大小可以藉由提升光刻製程的解析度，但此方法也通常會產生更大量的花費。為了改善此狀況，更有人提出雙重曝光（Double-patterning）的技術。然而，現有技術仍無法滿足各方面的需求，還需要更符合成本效應的新方法。
本發明有關於一種半導體元件及其製作方法。
本發明一實施例的半導體元件包括一基板、多個陣列、多個導電結構以及一襯墊層。基板包括一陣列區以及一周邊區。這些陣列配置在陣列區，每個陣列多個導電柱。這些導電結構配置在周邊區，且每個導電結構具有至少一導電側壁。襯墊層覆蓋這些導電柱的上表面以及這些導電結構的上表面。導電結構的導電側壁免於被襯墊層覆蓋。這些導電柱具有多個朝著一第一方向的一第一側壁，且這些導電柱在每個陣列中沿著一第二方向排列，且第一方向與第二方向不同。襯墊層沿著基板延伸至這些導電柱以及這些導電結構。
在本發明的一實施例中，上述的襯墊層的材料包括二氧化矽以及氮化矽。
在本發明的一實施例中，每個上述的導電柱包括多個朝向第二方向的第二側壁以及上表面，且這些導電柱的這些上表面以及這些朝向第二方向的第二側壁被襯墊層覆蓋。
在本發明的一實施例中，在每個上述的陣列中，這些導電柱的其中之一上的襯墊層連接另一導電柱上的襯墊層。
在本發明的一實施例中，上述的襯墊層在周邊區包括多個開口，且剩餘的周邊區被襯墊層覆蓋，且每個導電結構的導電側壁的位置對應至襯墊層的這些開口的其中之一的位置。
在本發明的一實施例中，上述的襯墊層包括多個長條，且這些陣列各自被這些長條覆蓋。
在本發明的一實施例中，上述的每個導電柱在第一方向上的寬度以及每個長條的寬度實質上相同。
本發明一實施例的製作半導體元件的方法，包括以下步驟：在一基板的一陣列區以及一周邊區上圖案化一目標金屬層，其中圖案化後的目標金屬層包括多個位於陣列區的導電長條以及多個位於周邊區的周邊結構；配置一襯墊層於這些導電長條以及這些周邊結構上；在襯墊層上配置一底部硬遮罩；蝕刻陣列區域上的底部硬遮罩；蝕刻周邊區域上的底部硬遮罩；以及利用底部硬遮罩蝕刻這些導電長條為多個陣列並蝕刻這些周邊結構為多個導電結構。這些導電長條沿著一第一方向延伸，且蝕刻後的底部硬遮罩在陣列區定義多個沿著一第二方向延伸的溝槽，且第二方向與第一方向不同。蝕刻後的底部硬遮罩在周邊區包括多個孔，且蝕刻這些周邊結構的步驟將這些周邊結構切為多個導電結構。
在本發明的一實施例中，上述的襯墊層是透過原子層沉積配置於這些導電長條以及這些周邊結構上，且襯墊層自基板延伸至這些導電長條以及這些周邊結構的上表面。
在本發明的一實施例中，上述的方法包括：在配置襯墊層於這些導電長條以及這些周邊結構上之後，配置一底部有機硬遮罩在襯墊層，其中底部有機硬遮罩填補襯墊層形成的多個溝槽。
本發明有關一種改良的半導體元件及其製作方法。以下描述旨在讓本領域具有通常知識者能夠製造和使用下文中提供的公開內容，包含其特殊應用及需求。本領域具有通常知識者可以輕易對以下實施例作各種修改，並且以下定義的原理可以應用於其他實施例。因此，本公開內容不旨在限於以下所描述實施例，而是與符合本文公開的原理和新穎特徵所形成的最寬範圍一致。
為了清楚起見，附圖中放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的元件會以相同的附圖標記表示。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。
應當理解，儘管術語「第一」、「第二」等在本文中可以用於描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於將一個元件與另一個元件分開。因此，下面討論的「第一元件」可以被稱為第二元件而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」。還應當理解，當在本說明書中使用時，術語「包含」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下面」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「下方」可以包括上方和下方的取向。
此處所用之「形成」、「配置」、「放置」等用語系用以描述放置一材料層至另一層。上述用語旨在描述任何可行的材料層製作技術，包括熱增長（thermal growth）、濺鍍（sputtering）、蒸鍍（evaporation）、化學氣相沈積（chemical vapor deposition）、累晶成長（epitaxial growth）、電子電鍍（electroplating）等，但本發明不限於此。舉例而言，根據各實施例，配置方法可以藉由任何適合的技術。舉例而言，配置可以包括在一層上作任何材料成長、鍍膜或轉移，配置技術可以包含物理氣相沈積（physical vapor deposition, PVD）、化學氣相沈積（chemical vapor deposition, CVD）、電化學沉積（electrochemical deposition, ECD）、原子束累晶（molecular beam epitaxy, MBE）、原子層沉積（atomic layer deposition, ALD）以及電漿加強CVD（plasma-enhanced CVD, PECVD）。
第1圖是本發明一實施例中半導體元件的製作方法的流程示意圖。請參照第1圖，本實施例的半導體元件的製作方法包括以下步驟：在基板上的陣列區以及周邊區圖案化一目標金屬層（步驟S11），其中圖案化後的目標金屬層包括多個導電長條以及多個周邊結構；配置襯墊層於目標金屬層（步驟S12）；在襯墊層上配置底部硬遮罩（步驟S13）；蝕刻陣列區上的底部硬遮罩（步驟S14）；蝕刻周邊區上的底部硬遮罩（步驟S15）；以及利用底部硬遮罩蝕刻目標金屬層（步驟S16）。襯墊層配置於這些導電長條以及這些周邊結構上，且這些導電長條利用底部硬遮罩蝕刻為多個陣列，這些周邊結構利用底部硬遮罩蝕刻為多個導電結構。
在本實施例中，圖案化後的目標金屬層的這些導電長條位於陣列區，且這些導電長條沿著一第一方向延伸。蝕刻後的底部硬遮罩在陣列區定義多個沿著一第二方向延伸的溝槽，且第一方向與第二方向不同。蝕刻目標金屬層的步驟使這些導電長條蝕刻為多個陣列，且每個陣列包含多個導電柱。在本實施例中，半導體元件在陣列區包含多個陣列。
圖案化後的目標金屬層的周邊結構位於周邊區，且蝕刻後的底部硬遮罩在周邊區包含多個開口。部分周邊結構沿著第一方向延伸，另一部分周邊結構沿著第二方向延伸，且蝕刻目標金屬層的步驟將這些周邊區的周邊結構切為多個導電結構。在本發明的一些實施例中，導電結構可以是上述這些陣列的周邊線路，且周邊線路可以包含讀寫線路（read-write circuit）、感測放大線路（sense amp circuit）或電源管理線路（power management circuit）。
在本實施例中，半導體元件的製作方法配置襯墊層在目標金屬層上，且襯墊層覆蓋這些導電長條以及這些周邊結構的上表面以及側壁，且襯墊層也覆蓋位於這些導電長條和周邊結構之間的部分基板。在後續的製程中，襯墊層可以保護並提供結構支撐給圖案化後的目標金屬層。以下會詳細說明本發明實施例中半導體元件的製作方法。然而，本發明並不限於以下的實施例內容。
第2A圖至6A圖是本發明一實施例的製作方法中圖案化目標金屬層於各步驟的上視示意圖，而第2B至6B圖各是根據第2A至6A圖中割面線B所繪之剖面示意圖。
具體而言，請參照第2A以及第2B圖，在本發明的一實施例中，半導體元件的製作方法提供一基板100、一目標金屬層110、一底部硬遮罩120、一上部硬遮罩130、一有機硬遮罩140以及一光阻層150。目標金屬層110位於基板100和底部硬遮罩120之間，上部硬遮罩130以及有機硬遮罩140依序配置在底部硬遮罩120上。位於有機硬遮罩140上的光阻層150具有多個暴露有機硬遮罩140的開口151，用以定義有機硬遮罩140的蝕刻區域。
在本實施例中，基板100包含陣列區101以及周邊區102。舉例而言，光阻層150的開口151定義多個長條區域在陣列區101中，並定義多個互相交叉的區域在周邊區102中。
本發明所屬領域具有通常知識者可以適當調整目標金屬層110、底部硬遮罩120、上部硬遮罩130、有機硬遮罩140以及光阻層150的厚度。
本實施例的上部硬遮罩130的材質可以包含氮氧化矽（silicon oxynitride, SiON），底部硬遮罩120的材質可以包含碳。在本發明的一些實施例中，上部硬遮罩130的材質也可以包含氮化矽（silicon nitride, SiN）或一氧化矽（silicon monoxide, SiO）。
參照第2A圖，目標金屬層110的材質可以包含鎢（tungsten, W）。在本發明的其他實施例中，目標金屬層110的材質可以包含氮化鈦（titanium nitride, TiN）。
參照第3A以及3B圖，本實施例的半導體元件製作方法蝕刻部分被光阻層150暴露的有機硬遮罩140，使被光阻層150覆蓋的部分有機硬遮罩140形成多個有機核141。本實施例的半導體元件製作方法形成多個位於有機核141的側壁的第一間隔物142在陣列區101以及周邊區102。
第一間隔物142的形成方法可以包括以原子層沉積（atomic layer deposition, ALD）形成一第一間隔層在這些有機核141以及上部硬遮罩130上，接著移除部分位於有機核141上方以及上部硬遮罩130上方的第一間隔層。上述的移除可以藉由移除水平分布的第一間隔層。
在本實施例中，在陣列區101的有機核141具有朝向第二方向d2的側壁，而第一間隔物142配置在這些側壁上。因此，在陣列區101的這些第一間隔物142沿著第一方向d1延伸。
在周邊區102的這些有機核141具有朝向第一方向d1和朝向第二方向d2的側壁，且在周邊區102的第一間隔物142可以具有沿著第一方向d1延伸的幾何結構，以及與上述幾何結構交叉連接並沿著第二方向d2延伸的幾何結構。
舉例而言，在本實施例中，第一間隔物142的材質可以包含氮化矽或一氧化矽等。
參照第4A以及第4B圖，本實施例的半導體元件製作方法覆蓋一有機層143，且有機層143填補這些第一間隔物142之間的區域。有機層143的材料以及有機核141的材料相同，都包含有機材料。
本實施例的半導體元件製作方法配置覆蓋有機核141、第一間隔物142以及上部硬遮罩130的上表面有機層143，接著藉由化學機械平坦化（chemical-mechanical planarization, CMP）移除部分超過有機核141以及第一間隔物142的上表面的有機層143。因此，本實施例的有機層143和有機核141提供一個平坦平面，以形成供後續蝕刻作用的適當表面。
參照地5A以及5B圖，本實施例的半導體元件製作方法接著蝕刻第一間隔物142，且部分被第一間隔物142覆蓋的上部硬遮罩130以及底部硬遮罩120也被移除。另一部分被有機層143或有機核141覆蓋的上部硬遮罩130形成多個硬遮罩結構144在目標金屬層110上。
每個硬遮罩結構144包含部分位於頂端的有機核141或有機層143，且上部硬遮罩130以及底部硬遮罩120依序排列在每個硬遮罩結構144的有機核141或有機層143下方。硬遮罩結構144在陣列區101中具有沿著第一方向d1延伸的圖案，並在周邊區102具有沿著第一方向d1延伸的圖案以及沿著第二方向d2延伸的圖案。
請參照第6A以及6B圖，本實施例的半導體元件的製作方法接著利用這些硬遮罩結構144的圖案做為遮罩蝕刻目標金屬層110，因此形成多個導電長條111以及多個周邊結構112。位於陣列區101的導電長條111沿著第一方向d1延伸，而周邊結構112則位於周邊區102。周邊區102中的周邊結構112具有沿著第一方向d1延伸的幾何結構以及沿著第二方向d2延伸的幾何結構，且幾何結構交叉連接這些沿著第一方向d1延伸的幾何結構。
在本發明的一些實施例中，蝕刻目標金屬層110的製程會以全面蝕刻的方式以使硬遮罩結構144可以完全被移除，而僅移除部分目標金屬層110。
第7A圖是本發明一實施例的製作方法中配置襯墊層的步驟的上視示意圖，而第7B圖是根據第7A圖中割面線B所繪之剖面示意圖。
在本實施例中，襯墊層160可以覆蓋部分基板100的表面，而導電長條111以及周邊結構112的上表面也被襯墊層160覆蓋。進一步而言，襯墊層160可以自基板100的表面103延伸至導電長條111以及周邊結構112的上表面，且導電長條111以及周邊結構112的側壁也都被襯墊層160覆蓋，以提供保護以及結構支撐。舉例而言，襯墊層160的材質可以包含二氧化矽（silicon oxide, SiO2 ）。在本發明的其他實施例中，襯墊層160的材質可以包含氮化矽。
第8A至15A圖是本發明一實施例的製作方法中圖案化底部硬遮罩以及蝕刻目標金屬層於各步驟的上視示意圖。第8B至15B圖各是根據第8A至15A圖中割面線B所繪之剖面示意圖。第8C至15C圖各是根據第8A至15A圖中割面線C所繪之剖面示意圖。
參照第8A、8B以及8C圖，在本實施例中，底部有機硬遮罩170、底部硬遮罩171以及上部有機硬遮罩172依序配置在被襯墊層160覆蓋的導電長條111和周邊結構112上。
底部有機硬遮罩170的材質和上部有機硬遮罩172的材質相同。本實施例的底部有機硬遮罩170填補襯墊層160之間的空間，且在配置底部有機硬遮罩170後可以再實施化學機械平坦化。因此，底部有機硬遮罩170可以形成平坦平面供底部硬遮罩171沉積。上部有機硬遮罩172可以再配置於底部硬遮罩171上。
參照第9A、9B以及9C圖，本實施例的半導體元件製作方法配置一圖案化的光阻層173在上部有機硬遮罩172上。在陣列區101中，光阻層173具有沿著第二方向d2延伸的圖案，且光阻層173覆蓋周邊區102的全部區域。換句話說，只有在陣列區101的光阻層173有被圖案化。
參照第10A、10B以及10C圖，本實施例的半導體元件製作方法以光阻層173的圖案為遮罩蝕刻上部有機硬遮罩172，再在陣列區101中形成多個第二間隔物174在蝕刻後的上部有機硬遮罩172的側壁上。
第二間隔物174的形成方式類似於上述第一間隔物142的形成方式，相同敘述將不在此贅述。第二間隔物174的材質可以包含二氧化矽或氮化矽。
參照第11A、11B以及11C圖，本實施例的半導體元件製作方法形成有機層175在第二間隔物174以及上部有機硬遮罩172上，且有機層175填補陣列區101中這些第二間隔物174之間的空隙。有機層175的材質與上部有機硬遮罩172的材質相同。
參照第12A、12B以及12C圖，本實施例的半導體元件的製作方法以上部有機硬遮罩172以及有機層175作為遮罩蝕刻底部硬遮罩171。
舉例而言，超過第二間隔物174的上表面的部分有機層175被移除。接著被第二間隔物174覆蓋的部分底部硬遮罩171被移除，因此，底部硬遮罩171在陣列區101定義了多個沿著第二方向d2延伸的溝槽176。
參照第13A、13B以及13C圖，光阻層177接著被配置在底部硬遮罩171上，且光阻層177藉由圖案化來形成多個孔178在周邊區102。
舉例而言，在本發明的一些實施例中，光阻層177在周邊區102的孔178的位置至少對應至部分周邊結構112的位置 ，而對應至被孔178暴露的區域的周邊結構112將被移除。
請參照第14A、14B以及14C圖，在周邊區102的底部硬遮罩171被以光阻層177為遮罩蝕刻。蝕刻後的底部硬遮罩171定義多個溝槽176在被襯墊層160覆蓋的導電長條111上以及多個孔179在被襯墊層160覆蓋的周邊結構112上。這些溝槽176沿著第二方向d2延伸並位於陣列區101中。這些孔179位於周邊區102。孔179暴露部分覆蓋周邊結構112的底部有機硬遮罩170。
參照第15A、15B以及15C圖，導電長條111以及周邊結構112以及襯墊層160被以底部硬遮罩171為遮罩蝕刻。導電長條111以及周邊結構112的剩餘部分構成基板100上的導電層113。導電層113在陣列區101具有多個陣列114，並在周邊區102具有多個導電結構116。
參照第15B圖，本實施例的陣列114包括多個導電柱115。進一步而言，導電柱115具有朝向第二方向d2的第二側壁115a以及115b，以及連接第二側壁115a以及115b的上表面115c。在每個導電柱115中，第二側壁115a以及115b被襯墊層160覆蓋。進一步而言，在每個陣列114中，襯墊層160自位於這些導電柱115之間的基板100的表面103延伸，且位於導電柱115上的襯墊層160會連接至陣列114中相鄰的導電柱115上的襯墊層160。
換句話說，請參照第15A、15B以及15C圖，襯墊層160形成多個沿著第二方向d2延伸的長條161，且每個陣列114被這些長條161的其中之一共形地覆蓋。同時，在第一方向d1上，陣列區101中導電柱115的寬度W2以及襯墊層160的長條161的寬度W1相同。
請參照第15C圖，導電柱115具有朝向第一方向d1的第一側壁115d、115e。襯墊層160暴露導電柱115的這些第一側壁115d、115e。換句話說，本實施例的襯墊層160只覆蓋導電柱115的上表面115c、第二側壁115a、115b，而導電柱115的第一側壁115d、115e免於被襯墊層160覆蓋。
舉例而言，本實施例的導電柱115可以是一金屬氧化半導體（metal-oxide semiconductor, MOS）電晶體以及電容之間的連接墊，而襯墊層160可以提供有效的保護以及結構支撐。
在本實施例的周邊區102中，每個導電結構116具有至少一連接側壁117，其免於被襯墊層160覆蓋，且導電結構116的其他側壁都被襯墊層160覆蓋。進一步而言，在周邊區102的襯墊層160具有多個開口162，而剩餘的周邊區102則都被襯墊層160覆蓋。導電結構116的導電側壁117的位置對應至襯墊層160的開口162的位置。
舉例而言，在本實施例的半導體元件中，導電結構116可以是陣列114的周邊電路，而配置其上的襯墊層160會延伸至基板100的表面，襯墊層160可以形成完整的密封結構在大部分的導電結構116上。因此，本實施例的襯墊層160可以提供陣列114以及導電結構116良好的保護以及結構支撐。
在上述實施例中，第一方向d1垂直於第二方向d2，但本發明並不限於此。在本發明的一些實施例中，第一方向d1和第二方向d2之間可以夾其他角度。
儘管上述內容參照本發明的一些實施例詳細描述本發明內容，但本發明仍具有其他實施例。因此，附加的發明申請專利範圍的精神及範圍不應限於以上所述的這些實施例。
在不脫離本發明的範圍以及精神的前提下，本領域具有通常知識者可以對本發明實施例中的元件以及結構作各種修改及調整。如上所述，本發明包含其他經修改及調整且落在附加的發明申請專利範圍中的實施例。
d1:第一方向 d2:第二方向 S11、S12、S13、S14、S15、S16:步驟 W1、W2:寬度 100:基板 101:陣列區 102:周邊區 103:表面 110:目標金屬層 111:導電長條 112:周邊結構 113:導電層 114:陣列 115:導電柱 115a、115b:第二側壁 115c:上表面 115d、115e:第一側壁 116:導電結構 120:底部硬遮罩 130:上部硬遮罩 140:有機硬遮罩 141:有機核 142:第一間隔物 143:有機層 144:硬遮罩結構 150:光阻層 151:開口 160:襯墊層 161:長條 162:開口 170:底部有機硬遮罩 171:底部硬遮罩 172:上部有機硬遮罩 173:光阻層 174:第二間隔物 175:有機層 176:溝槽 177:光阻層 178:孔 179:孔
第1圖是本發明一實施例中半導體元件製作方法的流程示意圖； 第2A至6A圖是本發明一實施例的製作方法中圖案化目標金屬層於各步驟的上視示意圖； 第2B至6B圖各是根據第2A至6A圖中割面線B所繪之剖面示意圖； 第7A圖是本發明一實施例的製作方法中配置襯墊層的步驟的上視示意圖； 第7B圖是根據第7A圖中割面線B所繪之剖面示意圖； 第8A至15A圖是本發明一實施例的製作方法中圖案化底部硬遮罩以及蝕刻目標金屬層於各步驟的上視示意圖； 第8B至15B圖各是根據第8A至15A圖中割面線B所繪之剖面示意圖；以及 第8C至15C圖各是根據第8A至15A圖中割面線C所繪之剖面示意圖。
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d2:第二方向
100:基板
101:陣列區
102:周邊區
103:表面
113:導電層
114:陣列
115:導電柱
115a、115b:第二側壁
115c:上表面
116:導電結構
160:襯墊層

Claims (10)

  1. 一種半導體元件，包括： 一基板，包括一陣列區以及周邊區； 多個陣列，配置在該陣列區，其中每個該陣列包括多個導電柱； 多個導電結構，配置在該周邊區，其中每個該導電結構具有至少一導電側壁；以及 一襯墊層，覆蓋該些導電柱的上表面以及該些導電結構的上表面； 其中該些導電柱具有多個朝著一第一方向的一第一側壁，該導電結構的該導電側壁免於被該襯墊層覆蓋，且該些導電柱在每個該陣列中沿著一第二方向排列，且該第一方向與該第二方向不同，且該襯墊層沿著該基板延伸至該些導電柱以及該些導電結構。
  2. 如申請專利範圍第1項所述之半導體元件，其中該襯墊層的材料包括二氧化矽以及氮化矽。
  3. 如申請專利範圍第1項所述之半導體元件，其中每個該導電柱包括多個朝向該第二方向的第二側壁以及上表面，且該些導電柱的該些上表面以及該些朝向該第二方向的第二側壁被該襯墊層覆蓋。
  4. 如申請專利範圍第1項所述之半導體元件，其中在每個該陣列中，該些導電柱的其中之一上的該襯墊層連接另一該導電柱上的該襯墊層。
  5. 如申請專利範圍第1項所述之半導體元件，其中該襯墊層在該周邊區包括多個開口，且剩餘的該周邊區被該襯墊層覆蓋，且每個該導電結構的該導電側壁的位置對應至該襯墊層的該些開口的其中之一的位置。
  6. 如申請專利範圍第1項所述之半導體元件，其中該襯墊層包括多個長條，且該些陣列各自被該些長條覆蓋。
  7. 如申請專利範圍第6項所述之半導體元件，其中每個該導電柱在該第一方向上的寬度以及每個該長條的寬度實質上相同。
  8. 一種製作半導體元件的方法，包括以下步驟： 在一基板的一陣列區以及一周邊區上圖案化一目標金屬層，其中圖案化後的該目標金屬層包括多個位於該陣列區的導電長條以及多個位於該周邊區的周邊結構； 配置一襯墊層於該些導電長條以及該些周邊結構上； 在該襯墊層上配置一底部硬遮罩； 蝕刻該陣列區域上的該底部硬遮罩； 蝕刻該周邊區域上的該底部硬遮罩；以及 利用該底部硬遮罩蝕刻該些導電長條為多個陣列並蝕刻該些周邊結構為多個導電結構， 其中該些導電長條沿著一第一方向延伸，且蝕刻後的該底部硬遮罩在該陣列區定義多個沿著一第二方向延伸的溝槽，且該第二方向與該第一方向不同，且蝕刻後的該底部硬遮罩在該周邊區包括多個孔，且蝕刻該些周邊結構的步驟將該些周邊結構切為多個該導電結構。
  9. 如申請專利範圍第8項所述之方法，其中該襯墊層是透過原子層沉積配置於該些導電長條以及該些周邊結構上，且該襯墊層自該基板延伸至該些導電長條以及該些周邊結構的上表面。
  10. 如申請專利範圍第8項所述之方法，包括： 在配置該襯墊層於該些導電長條以及該些周邊結構上之後，配置一底部有機硬遮罩在該襯墊層，其中該底部有機硬遮罩填補該襯墊層形成的多個溝槽。
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* Cited by examiner, † Cited by third party
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WO2007014115A1 (en) * 2005-07-25 2007-02-01 Freescale Semiconductor Electronic device including discontinuous storage elements
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
CN101276818A (zh) * 2007-03-30 2008-10-01 奇梦达股份公司 存储器件和导电线的阵列及其制造方法
CN103890939B (zh) * 2011-10-28 2017-03-01 英特尔公司 包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3d互连结构
US8766244B2 (en) * 2012-07-27 2014-07-01 Creator Technology B.V. Pixel control structure, array, backplane, display, and method of manufacturing
CN106298519A (zh) * 2015-05-15 2017-01-04 联华电子股份有限公司 形成半导体结构的方法
US9850126B2 (en) * 2015-12-31 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10475770B2 (en) * 2017-02-28 2019-11-12 Amkor Technology, Inc. Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof
US11569176B2 (en) * 2017-03-21 2023-01-31 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing thereof
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10204783B1 (en) * 2017-09-03 2019-02-12 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US20190088695A1 (en) * 2017-09-18 2019-03-21 Stmicroelectronics (Crolles 2) Sas Bonding pad architecture using capacitive deep trench isolation (cdti) structures for electrical connection
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
US10319680B1 (en) * 2018-03-01 2019-06-11 Sandisk Technologies Llc Metal contact via structure surrounded by an air gap and method of making thereof
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
US10504961B2 (en) * 2018-03-16 2019-12-10 Micron Technology, Inc. Methods of forming integrated circuitry
US10892403B2 (en) * 2019-01-29 2021-01-12 International Business Machines Corporation Structured bottom electrode for MTJ containing devices

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