KR20070088928A - 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 41
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 7
- 239000007769 metal material Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000010949 copper Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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Abstract
본 발명은 셀 어레이부와 주변부에서 서로 그 역할을 달리하는 각각의 비트라인 특성을 동시에 만족시킬 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 어레이부와 주변부로 정의된 반도체 기판과, 상기 기판 상에 형성된 복수의 워드라인과, 상기 워드라인을 덮도록 상기 기판 상에 형성된 층간절연막과, 상기 층간절연막 상부에 상기 셀 어레이부와 상기 주변부에서 각각 서로 다른 두께로 형성된 비트라인을 포함하는 반도체 소자를 제공한다.
셀 어레이부, 주변부, 비트라인, 캐패시턴스, 저항, 두께.
Description
도 1은 종래 기술에 따라 비트라인이 형성된 디램 소자를 도시한 단면도.
도 2는 본 발명의 실시예1에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3c는 도 2에 도시된 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예2에 따른 반도체 소자를 도시한 단면도.
도 5a 내지 도 5c는 도 4에 도시된 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 6은 종래기술에 따라 비트라인 형성공정이 완료된 디램 소자를 도시한 도면.
도 7은 본 발명에 따라 비트라인 형성공정이 완료된 디램 소자를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 반도체 기판
11, 21 : 층간절연막
12, 24 : 금속물질
13, 22 : 포토레지스트 패턴
14, 23 : 식각공정
12a, 12b, 24a, 24b : 비트라인
15 : 하드마스크
25 : 평탄화 공정
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 디램(DRAM) 소자에서 셀 어레이(Cell Array)부와 주변부(peri)에 각각 형성되는 반도체 소자의 비트라인 및 그 형성방법에 관한 것이다.
최근 반도체 소자, 특히 디램(DRAM) 소자가 점점 고집적화 및 고속화가 되가면서 디램 셀(Cell)의 면적이 감소하고 있다. 이에 따라, 셀 캐패시턴스(capacitance)가 점점 감소하여 센싱 마진(sensing margin) 확보가 어려워지고 이로 인해 디램 셀의 리프레시(refresh) 특성 저하를 가져오게 되었다. 이러한 센싱 마진 및 리프레시 특성을 충분히 확보하기 위해서는 디램 소자를 구성하는 캐패시터의 캐패시턴스와 함께 비트라인(Bit Line)의 캐패시턴스를 감소시켜야 한다. 여 기서, 비트라인 캐패시턴스라 함은 비트라인 저부에 형성되는 절연막에 의해 발생되는 캐패시턴스를 말한다.
한편 통상적으로, 디램 소자에서 비트라인은 크게 셀 어레이(cell array)부와 그 주변부(peri)로 나뉘어 형성되는데, 이들은 그 역할이 각각 달라 각 영역별로 그 기술의 촛점이 다르다. 즉, 셀 어레이부에 형성되는 비트라인은 저항 특성보다는 캐패시턴스 특성을 개선시키는 데 그 기술의 촛점이 있고, 주변부에 형성되는 비트라인은 캐패시턴스 특성보다는 저항 특성을 개선시키는 데 그 기술의 촛점이 있는 것이다.
예컨대, 셀 어레이부(cell)에서 비트라인의 캐패시턴스 특성을 개선시키기 위해서는, 즉 비트라인의 캐패시턴스를 감소시키기 위해서는 비트라인의 면적을 감소시켜야 한다. 이를 위해서는, 전체적으로 비트라인의 폭을 감소시키거나 비트라인으로 사용되는 금속물질(metal material)의 증착 두께(deposition thickness)를 감소시켜야 한다. 그러나, 비트라인의 면적을 감소시키는 데에는 한계가 있고, 비트라인의 증착 두께를 감소시키면 주변부(peri)에서 비트라인의 저항이 증가하여 디램의 고속 동작이 어려워지는 문제가 발생한다.
반대로, 주변부(peri)에서 비트라인의 저항 특성을 개선시키기 위해서는, 즉 비트라인의 컨택 저항을 감소시키기 위해서는 비트라인의 면적을 감소시켜야 한다. 이를 위해서는, 전체적으로 비트라인의 폭을 증가시키거나 비트라인으로 사용되는 금속물질의 증착 두께를 증가시켜야 한다. 그러나, 이또한 비트라인의 면적을 증가시키는 데에는 한계가 있으며 비트라인의 증착 두께를 증가시키면 셀 어레이부에서 비트라인의 캐패시턴스가 증가하는 역효과가 발생한다.
도 1은 종래 기술에 따라 비트라인이 형성된 디램 소자를 도시한 단면도로써, 도 1을 참조하면, 셀 어레이부(cell)와 주변부(peri)로 정의된 반도체 기판(1) 상에 형성된 복수의 워드라인용 게이트 전극을 덮도록 형성된 층간절연막(ILD, Inter Layer Dielectric; 2)과, 층간절연막(2) 상에 셀 어레이부(cell) 및 주변부(peri)에서 서로 동일한 두께를 갖는 비트라인(3a, 3b)으로 구성된다.
따라서, 종래 기술에 따르면 상술한 바와 같이 셀 어레이부와 주변부에서 서로 그 역할을 달리하는 각각의 비트라인 특성을 동시에 만족시키기란 어렵다. 즉, 종래에서와 같이 동일하게 비트라인을 형성하면서 셀 어레이부에서는 비트라인의 캐패시턴스를 감소시키고 주변부에서는 비트라인의 저항을 감소시키란 어렵다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 셀 어레이부와 주변부에서 서로 그 역할을 달리하는 각각의 비트라인 특성을 동시에 만족시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 어레이부와 주변부로 정의된 반도체 기판과, 상기 기판 상에 형성된 복수의 워드라인과, 상기 워드라인을 덮도록 상기 기판 상에 형성된 층간절연막과, 상기 층간절연막 상 부에 상기 셀 어레이부와 상기 주변부에서 각각 서로 다른 두께로 형성된 비트라인을 포함하는 반도체 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 어레이부와 주변부로 정의되고 워드라인 형성공정이 완료된 반도체 기판을 제공하는 단계와, 상기 워드라인을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 서로 다른 두께의 비트라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이렇듯, 본 발명은 셀 어레이부와 그 주변부에 형성되는 비트라인의 두께를 서로 다르게 조절하여 형성함으로써, 셀 어레이부와 주변부에서 서로 그 역할을 달리하는 각각의 비트라인 특성을 동시에 만족시킬 수 있다. 따라서, 비트라인의 센싱 마진 확보와 리프레시 특성 향상 및 고속 동작 실현 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2는 본 발명의 실시예1에 따른 반도체 소자를 도시한 단면도이다. 일례로, 비트라인을 포함하는 디램 소자를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예1에 따른 반도체 소자는 셀 어레이부(cell)와 주변부(peri)로 정의된 반도체 기판(10) 상에 형성된 복수의 워드라인용 게이트 전극(미도시)과, 게이트 전극을 절연시키기 위해 게이트 전극을 덮도록 기판(10) 상에 단차 없이 형성된 층간절연막(ILD : Inter Layer Dielectric, 11)과, 층간절연막(11) 상에 셀 어레이부(cell)와 주변부(peri)에서 높이 단차를 갖도록 각 영역별로 서로 다른 두께로 형성된 비트라인(12a, 12b)으로 구성된다.
특히, 비트라인(12a, 12b)은 셀 어레이부(cell)에 형성되는 비트라인(12a)의 두께가 주변부(peri)에 형성되는 비트라인(12b)의 두께보다 얇은 것을 그 특징으로 하는데, 바람직하게 셀 어레이부(cell)의 비트라인(12a)이 주변부(peri)의 비트라인(12b)보다 약 10~100Å정도 얇은 두께를 갖는다.
이렇듯, 본 발명의 실시예1에 따르면 셀 어레이부(cell) 및 주변부(peri)에 각각 형성되는 비트라인(12a, 12b)의 두께를 조절함으로써, 즉 셀 어레이부(cell)의 비트라인(12a)이 주변부(peri)의 비트라인(12b)보다 얇은 두께를 갖도록 함으로써 셀 어레이부(cell)에서는 비트라인(12a)의 캐패시턴스를 감소시켜 디램 셀의 리프레시 특성을 향상시키고 주변부(peri)에서는 비트라인(12b)의 컨택 저항을 감소시켜 고속 동작을 실현시킬 수 있다.
또한, 본 발명의 실시예1에 따른 반도체 소자는 각 영역별로 서로 다른 두께 를 갖는 비트라인(12a, 12b)으로 인해 형성된 높이 단차를 제거하기 위하여 비트라인(12a, 12b) 상에 단차 없이 형성된 평탄화용 하드마스크(15)를 더 포함한다.
이때, 비트라인은 텅스텐(W) 또는 구리(Cu)와 같은 금속물질로 형성되고, 층간절연막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성된다.
이하에서는, 도 3a 내지 도 3c를 참조하여 도 2에 도시된 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 셀 어레이부(cell)와 그 주변부(peri)로 정의된 기판(10) 상에 워드라인 형성공정을 진행한다. 예컨대, 기판(10) 상에 복수의 워드라인용 게이트 전극(미도시)을 형성하고, 소스/드레인 형성공정을 진행하여 기판(10) 내에 소스/드레인(미도시)을 형성한다.
이어서, 게이트 전극을 서로 절연시키기 위해 기판(10) 상에 게이트 전극을 덮는 층간절연막(11)을 형성한다. 여기서, 층간절연막(11)은 산화막 계열의 물질로 형성한다. 예컨대, 층간절연막(11)은 HDP 산화막, BPSG막, PSG막, PETEOS막, PECVD막, USG막, FSG막, CDO막 및 OSG막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다. 바람직하게, 층간절연막(11)은 4000~8000Å의 두께로 증착한다.
이어서, 층간절연막(11) 상부에 비트라인 형성물질을 증착한다. 예컨대, 텅스텐 또는 구리와 같은 금속물질(12)을 증착한다. 바람직하게, 금속물질(12)은 200~800Å의 두께로 증착한다.
이어서, 도 3b에 도시된 바와 같이, 금속물질(12, 도 3a 참조) 상에 포토레지스트(미도시)를 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(13)을 형성한다. 여기서, 포토레지스트 패턴(13)은 셀 어레이부(cell)를 개방(open)시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(13)을 마스크(mask)로 이용한 식각공정(14)을 실시하여 노출된 셀 어레이부(cell)의 금속물질(12)을 일정 두께 식각한다. 바람직하게는, 식각공정(14)은 셀 어레이부(cell)의 금속물질(12)을 선택적으로 약 10~100Å의 두께만큼 식각한다. 이로써, 셀 어레이부(cell)와 주변부(peri)에서 서로 다른 두께를 갖는 비트라인(12a, 12b)이 각각 형성된다.
이어서, 도 3c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(13, 도 3b 참조)을 제거한다. 그런 다음, 비트라인(12a, 12b)으로 인해 형성된 높이 단차를 제거하기 위하여 비트라인(12a, 12b) 상에 단차 없는 평탄화용 하드마스크(15)를 형성한다. 예컨대, 비트라인(12a, 12b)을 덮도록 두껍게 하드마스크(15)를 약 2000~5000Å의 두께로 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 하드마스크(15)를 약 1000~4000Å 정도 식각함으로써 하드마스크(15)의 상부 표면을 평탄화한다.
실시예2
도 4는 본 발명의 실시예2에 따른 반도체 소자를 도시한 단면도이다. 일례로, 비트라인을 포함하는 디램 소자를 도시한 단면도이다. 본 발명의 실시예2에 따른 반도체 소자는 실시예1에서와 같이 비트라인이 셀 어레이부와 주변부에서 각각 서로 다른 두께를 갖는다는 기술적 특징은 동일하되, 비트라인 저부의 층간절연막의 단차로 인해 비트라인이 서로 다른 두께를 갖는다는 것만이 다르다. 따라서, 본 발명의 실시예2에 따른 효과는 실시예1에 따른 효과와 동일하므로 이하에서는 본 발명의 실시예2에 따른 효과에 대한 언급은 생략하기로 한다.
도 4를 참조하면, 본 발명의 실시예2에 따른 반도체 소자는 셀 어레이부(cell)와 주변부(peri)로 정의된 반도체 기판(20) 상에 형성된 복수의 워드라인용 게이트 전극(미도시)과, 게이트 전극을 절연시키기 위해 게이트 전극을 덮도록 기판(20) 상에 형성되되, 셀 어레이부(cell)와 주변부(peri) 간에 높이 단차를 갖도록 각 영역별로 서로 다른 두께로 형성된 층간절연막(21)과, 셀 어레이부(cell)와 주변부(peri)에서 서로 다른 두께를 갖도록 층간절연막(21) 상에 단차 없이 형성된 비트라인(24a, 24b)으로 구성된다.
특히, 비트라인(24a, 24b)은 셀 어레이부(cell)에 형성되는 비트라인(24a)의 두께가 주변부(peri)에 형성되는 비트라인(24b)의 두께보다 얇은 것을 그 특징으로 하는데, 바람직하게 셀 어레이부(cell)의 비트라인(12a)이 주변부(peri)의 비트라인(12b)보다 약 10~500Å정도 얇은 두께를 갖는다.
이때, 비트라인은 텅스텐 또는 구리와 같은 금속물질로 형성되고, 층간절연 막은 실시예1과 동일하게 산화막 계열의 물질로 이루어진다.
이하에서는, 도 5a 내지 도 5c를 참조하여 도 4에 도시된 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이, 셀 어레이부(cell)와 그 주변부(peri)로 정의된 기판(20) 상에 워드라인 형성공정을 진행한다. 예컨대, 기판(20) 상에 복수의 워드라인용 게이트 전극(미도시)을 형성하고, 소스/드레인 형성공정을 진행하여 기판(20) 내에 소스/드레인(미도시)을 형성한다.
이어서, 게이트 전극을 서로 절연시키기 위해 기판(20) 상에 게이트 전극을 덮는 층간절연막(21)을 형성한다. 여기서, 층간절연막(21)은 산화막 계열의 물질로 형성한다. 바람직하게, 층간절연막(21)은 4000~8000Å의 두께로 증착한다.
이어서, 층간절연막(21) 상에 포토레지스트(미도시)를 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(22)을 형성한다. 여기서, 포토레지스트 패턴(22)은 주변부(peri)를 개방시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(22)을 마스크로 이용한 식각공정(23)을 실시하여 노출된 주변부(peri)의 층간절연막(21)을 일정 두께 식각한다. 바람직하게, 층간절연막(21)을 10~500Å 두께만큼 식각한다. 이로써, 주변부(peri)의 층간절연막(21) 두께가 셀 어레이부(cell)의 층간절연막(21) 두께보다 얇게 된다.
이어서, 도 5b에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(22, 도 5a 참조)을 제거한다. 그런 다음, 층간절연막(21)으로 인해 형성된 단 차를 따라 일정 두께의 비트라인 형성물질을 증착한다. 예컨대, 텅스텐 또는 구리와 같은 금속물질(24)을 증착한다. 바람직하게, 금속물질(24)은 100~800Å의 두께로 증착한다.
이어서, 도 5c에 도시된 바와 같이, 에치백(etch-back) 또는 CMP와 같은 평탄화공정(25)을 실시하여 금속물질(24, 도 5b 참조)을 10~500Å의 두께만큼 식각한다. 이로써, 상부 표면이 단차 없이 편평하되 셀 어레이부(cell)와 주변부(peri)에서 서로 다른 두께를 갖는 비트라인(24a, 24b)이 각각 형성된다. 즉, 셀 어레이부(cell)에서의 두께가 주변부(peri)에서의 두께보다 얇은 비트라인(24a, 24b)이 형성된다.
도 6 및 도 7을 참조하면, 기존의 비트라인과 본 발명에 따른 비트라인의 차이점을 명백히 알 수 있다. 도 6은 종래기술에 따라 비트라인 형성공정이 완료된 디램 소자를 도시한 도면이고, 도 7은 본 발명에 따라 비트라인 형성공정이 완료된 디램 소자를 도시한 단면도로써, 도 6 및 도 7의 'A' 부위를 참조하면 기존에는 셀 어레이부(cell)와 주변부(peri)에서 비트라인(BL)이 서로 동일한 두께를 갖는데 반하여 본 발명에서는 셀 어레이부(cell)와 주변부(peri)에서 비트라인(BL)이 서로 다른 두께를 갖고 형성됨을 알 수 있다. 즉, 본 발명에서는 셀 어레이부(cell)와 주변부(peri)에 각각 형성되는 비트라인의 두께를 조절함으로써, 반도체 소자의 특성을 개선시키게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 셀 어레이부의 비트라인이 주변부의 비트라인보다 얇은 두께를 갖도록 함으로써 셀 어레이부에서는 비트라인의 캐패시턴스를 감소시켜 디램 셀의 리프레시 특성을 향상시키고 주변부에서는 비트라인의 컨택 저항을 감소시켜 고속 동작을 실현시킬 수 있다.
따라서, 셀 어레이부와 주변부에 비트라인을 동시에 형성하면서 셀 어레이부와 주변부에서 서로 그 역할을 달리하는 각각의 비트라인 특성을 동시에 만족시킬 수 있다.
Claims (17)
- 셀 어레이부와 주변부로 정의된 반도체 기판;상기 기판 상에 형성된 복수의 워드라인;상기 워드라인을 덮도록 상기 기판 상에 형성된 층간절연막;상기 층간절연막 상부에 상기 셀 어레이부와 상기 주변부에서 각각 서로 다른 두께로 형성된 비트라인을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 셀 어레이부와 상기 주변부 간의 상기 비트라인 단차를 제거하기 위해 상기 비트라인 상부에 단차 없이 형성된 평탄화용 하드마스크를 더 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 층간절연막은 상기 셀 어레이부와 상기 주변부 간에 높이 단차를 갖도록 상기 셀 어레이부와 상기 주변부에서 서로 다른 두께로 형성된 반도체 소자.
- 제 3 항에 있어서,상기 비트라인은 상기 층간절연막의 높이 단차가 제거되도록 상기 층간절연막 상에 단차 없이 형성된 반도체 소자.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 비트라인은 상기 셀 어레이부에서보다 상기 주변부에서 더 두꺼운 두께를 갖는 반도체 소자.
- 제 5 항에 있어서,상기 비트라인은 상기 셀 어레이부에보다 상기 주변부에서 10~500Å 더 두꺼운 두께를 갖는 반도체 소자.
- 셀 어레이부와 주변부로 정의되고 워드라인 형성공정이 완료된 반도체 기판을 제공하는 단계;상기 워드라인을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계; 및상기 층간절연막 상부에 서로 다른 두께의 비트라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 서로 다른 두께의 비트라인을 형성하는 단계는,상기 층간절연막 상 전면에 비트라인을 증착하는 단계; 및상기 비트라인이 상기 셀 어레이부와 상기 주변부 간에 높이 단차를 갖도록 상기 셀 어레이부의 상기 비트라인을 일정 두께 식각하는 단계로 이루어지는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 비트라인을 일정 두께 식각한 후,상기 비트라인으로 인해 형성된 높이 단차가 제거되도록 상기 비트라인 상에 평탄화용 하드마스크를 단차 없이 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 하드마스크를 단차 없이 형성하는 단계는,상기 비트라인 상에 상기 하드마스크를 일정 두께로 증착하는 단계; 및상기 하드마스크의 단차를 제거하기 위해 상기 하드마스크를 평탄화하는 단계로 이루어지는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 비트라인의 증착 두께는 200~800Å으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 셀 어레이부의 비트라인의 식각 두께는 10~100Å으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 서로 다른 두께의 비트라인을 형성하는 단계는,상기 층간절연막을 일정 두께로 증착하는 단계;상기 층간절연막이 상기 셀 어레이부와 상기 주변부 간에 높이 단차를 갖도록 상기 주변부의 상기 층간절연막을 일정 두께 식각하는 단계; 및상기 층간절연막의 높이 단차가 제거되도록 상기 층간절연막 상에 단차 없는 비트라인을 형성하는 단계로 이루어지는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 층간절연막의 증착 두께는 4000~8000Å으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 주변부의 층간절연막의 식각 두께는 10~500Å으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 단차 없는 비트라인을 형성하는 단계는,상기 층간절연막 상에 일정 두께로 상기 비트라인을 증착하는 단계; 및상기 비트라인의 단차를 제거하기 위해 상기 비트라인을 평탄화하는 단계로 이루어진 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 비트라인의 증착 두께는 100~800Å으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060018807A KR20070088928A (ko) | 2006-02-27 | 2006-02-27 | 반도체 소자 및 그 제조방법 |
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ID=38614163
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| KR1020060018807A KR20070088928A (ko) | 2006-02-27 | 2006-02-27 | 반도체 소자 및 그 제조방법 |
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| KR (1) | KR20070088928A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876768B1 (ko) * | 2007-09-28 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
2006
- 2006-02-27 KR KR1020060018807A patent/KR20070088928A/ko not_active Application Discontinuation
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