WO2022028156A1 - 半导体结构及其制作方法 - Google Patents

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material layer
substrate
forming
fabricating
spacer
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English (en)
French (fr)
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周仲彦
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Definitions

  • the present application relates to the technical field of semiconductor memory devices, and in particular, to a semiconductor structure and a manufacturing method thereof.
  • the integration of device structures is getting higher and higher, especially in the manufacturing process of DRAM (Dynamic Random Access Memory) with a key dimension less than 20nm.
  • the quality of the device requires that the mask pattern (at least including the organic mask material layer and the hard mask material layer formed in sequence) have a good shape.
  • spacers are usually arranged on the sidewalls of the mask pattern to avoid damage.
  • the height of the spacer structure formed is lower than the height of the organic mask material layer, and the mask material layer is inevitably formed.
  • the organic mask material layer in the film pattern is exposed; if photoresist needs to be coated on the mask pattern later, the subsequent removal of the photoresist will cause damage to the organic mask material layer, which will lead to the occurrence of the mask pattern. deformation, the quality of the device is degraded.
  • a semiconductor structure and a method of fabricating the same are provided.
  • the present application provides a method for fabricating a semiconductor structure, including:
  • the stacked structure at least includes a first material layer, a second material layer and a third material layer from bottom to top;
  • the third material layer is removed, wherein a selective etching ratio of the third material layer relative to the second material layer is greater than 1 during the process of removing the third material layer.
  • the embodiments of the present application also provide a semiconductor structure formed by using the method for fabricating the semiconductor structure described in the above embodiments, including:
  • a second material layer located on the first material layer, and arranged in a laminated layer with the first material layer;
  • the spacer structure is disposed on the sidewalls of the first material layer and the second material layer, and the top of the spacer structure is not lower than the top of the first material layer.
  • the present application provides a semiconductor structure and a fabrication method thereof.
  • the manufacturing method includes: providing a substrate; forming a stacked structure on the substrate, the stacked structure including at least a first material layer, a second material layer and a third material layer from bottom to top;
  • the stacked structure obtains a first pattern structure; a spacer structure is formed on the sidewall of the first pattern structure; the third material layer is removed, wherein the third material layer is removed in the process of removing the third material layer
  • the selective etching ratio relative to the second material layer is greater than 1.
  • the height of the spacer structure can be effectively increased , so as to ensure that the height of the interval is greater than the height of the first material layer as much as possible, enhance the protection of the first material layer, prevent the first material layer from being damaged in the subsequent process, and further improve the quality of the device.
  • FIG. 1 is a schematic flowchart of a method for fabricating a semiconductor structure provided in an embodiment
  • FIG. 2 is a schematic cross-sectional structural diagram of the structure obtained in step S130 in the method for preparing a semiconductor structure provided in an embodiment
  • step S140 is a schematic cross-sectional structural diagram of the structure obtained in step S140 in the method for preparing a semiconductor structure provided in an embodiment
  • FIG. 4 is a schematic cross-sectional structural diagram of a semiconductor structure having a first stacked structure and a second stacked structure provided in an embodiment
  • FIG. 5 is a schematic cross-sectional structural diagram of a semiconductor structure provided with an isolation material layer in an embodiment
  • FIG. 6 is a schematic cross-sectional structure diagram of a semiconductor structure with a spacer structure provided in an embodiment
  • FIG. 7 is a schematic cross-sectional structural diagram of the semiconductor structure provided in an embodiment after the third material layer is removed.
  • the present application provides a method for fabricating a semiconductor structure, including:
  • Step S110 providing the substrate 100
  • Step S120 forming a stacked structure 200 on the substrate 100, the stacked structure 200 including at least a first material layer 210, a second material layer 220 and a third material layer 230 from bottom to top;
  • Step S130 patterning the stacked structure 200 to obtain a first pattern structure 200a
  • Step S140 forming a spacer structure 300 on the sidewall of the first pattern structure 200a;
  • Step S150 removing the third material layer 230 , wherein a selective etching ratio of the third material layer 230 relative to the second material layer 220 is greater than 1 during the process of removing the third material layer 230 .
  • the stacked structure 200 needs to be protected to prevent the stacked structure 200 from being damaged in subsequent manufacturing processes, resulting in lower device quality.
  • the spacer structure 300 by first forming the stacked structure 200 having the first material layer 210, the second material layer 220 and the third material layer 230, and then forming the spacer structure 300 on the sidewall of the first pattern structure 200a, it is possible to Effectively increase the height of the spacer structure 300 to ensure that the height of the spacer is greater than the height of the first material layer 210 as much as possible, enhance the protection of the first material layer 210, and prevent the first material layer 210 from being damaged in the subsequent process, This in turn improves device quality.
  • the top of the spacer structure 300 is not lower than the top of the first material layer 210, it can be ensured that the first material layer 210 will not be exposed, and even if subsequent photolithography or other processes are required, the The first material layer 210 .
  • the substrate 100 includes a silicon substrate, an epitaxial silicon substrate, a silicon germanium substrate, a silicon carbide substrate or a silicon-on-insulator substrate, but not limited thereto.
  • Those skilled in the art can select the type of the semiconductor substrate 100 according to the semiconductor device formed on the bulk substrate 100 , so the type of the semiconductor substrate 100 should not limit the protection scope of the present application.
  • the thickness of the second material layer 220 is smaller than the thickness of the third material layer 230 . It can be understood that when the second material layer 220 is used as a thinner hard mask material layer, the thickness may be very small. Therefore, if the thickness of the third material layer 230 is smaller than the thickness of the second material layer 220 , the first material layer 210 can still be exposed when the spacer structure 300 is subsequently formed. In this embodiment, by setting the third material layer with a larger thickness, the height of the spacer structure 300 formed by the etch-back process can be effectively increased, so as to ensure that the top of the spacer structure 300 is higher than the height of the first material layer 210 . On the top, the first material layer 210 has a good protection effect.
  • the etching selectivity ratio of the third material layer 230 relative to the second material layer 220 and the spacer structure 300 is greater than 5.
  • the third material layer 230 needs to be removed.
  • the etching selectivity ratio of the third material layer 230 relative to the second material layer 220 and the spacer structure 300 is greater than 5, which can ensure that during the process of removing the third material layer 230, the In the etching of the second material layer 220 and the spacer structure 300 , the exposure of the first material layer 210 is avoided as much as possible.
  • the step of forming the spacer structure 300 includes:
  • Etch the isolation material layer 300 ′ remove the isolation material layer 300 ′ located on the upper surface of the stacked structure 200 , and retain the isolation material layer 300 located on the sidewall of the stacked structure 200 ', forming the spacer structure 300 .
  • an insulating material is deposited by a deposition process to form an isolation material layer 300 ′, and the isolation material layer 300 ′ covers at least the sidewalls and the upper surface of the stacked structure 200 .
  • the deposition process may include chemical vapor deposition (CVD), low pressure CVD (LPCVD), plasma enhanced CVD (PECVD), atomic layer deposition (ALD) and plasma enhanced ALD (PEALD).
  • CVD chemical vapor deposition
  • LPCVD low pressure CVD
  • PECVD plasma enhanced CVD
  • ALD atomic layer deposition
  • PEALD plasma enhanced ALD
  • the second material layer 220 and the spacer structure 300 are made of silicon oxide material, and the third material layer 230 is made of silicon nitride material.
  • the spacer structure 300 is formed. Then, the silicon nitride material is removed by a wet etching process using phosphoric acid, wherein phosphoric acid has a high selective etching ratio to the silicon nitride material, so the etching of the spacer material can be reduced, and the exposure of the first silicon nitride material can be avoided.
  • a material layer 210 is a wet etching process using phosphoric acid, wherein phosphoric acid has a high selective etching ratio to the silicon nitride material, so the etching of the spacer material can be reduced, and the exposure of the first silicon nitride material can be avoided.
  • the thickness of the second material layer 220 is 3-30 nm, and the thickness of the third material layer 230 is 5-100 nm. It can be understood that when the second material layer 220 is used as a hard mask material layer, for example, forming a hard mask material layer by depositing a silicon nitride material and etching and removing the silicon nitride require a long time, and will increase the time. large production costs. In this embodiment, the thickness of the second material layer 220 is set in the range of 3-30 nm, and the process time and production cost can also be shortened while the hard mask material layer is formed.
  • the step of forming a second stacked structure 700 on the substrate is further included before forming the first stacked structure ;
  • the second stacked structure 700 is located between the first stacked structure and the substrate 100 .
  • the substrate 100 includes an array area and a peripheral circuit area located at the periphery of the array area; when the first pattern structure 200a is a first stacked structure, the substrate 100 is formed with the The stacked structure 200 further includes a step of forming a second stacked structure 700 on the substrate 100; the first stacked structure is located above the second stacked structure 700, and the first stacked structure
  • the second stacked structure 700 is a bar-shaped structure extending along the first direction, and the projection of the second stacked structure 700 on the substrate 100 It overlaps with the projection of the first stacked structure on the substrate 100 .
  • the node contact hole is defined by the first stacked structure 200 a and the second stacked structure 700 .
  • the following steps are further included:
  • a word line structure 400 in the substrate 100 or on the substrate 100;
  • bit line structure 500 on the substrate 100 on which the word line structure 400 is formed;
  • a structure layer 600 to be etched is formed on the substrate 100 on which the bit line structure 500 is formed.
  • a structure layer to be etched needs to be formed above it, and then a node contact hole is defined by sequentially forming the second stack structure 700 and the first stack structure, and then Using the second stacked structure 700 and the first stacked structure as masks, the structure layer to be etched is etched to form a node contact hole.
  • the second stacked structure 700 includes a fourth material layer 710 and a fifth material layer 720 stacked from bottom to top;
  • the first material layer 210 and the fourth material layer 710 are both organic mask material layers, and the second material layer 220 and the fifth material layer 720 are both hard mask material layers.
  • the substrate includes an array area and a peripheral circuit area located at the periphery of the array area; the manufacturing method further includes:
  • the second stacked structure is patterned.
  • the first stacked structure including the first material layer and the second material layer is formed, it is necessary to continue patterning the array area. At this time, it is necessary to coat a layer of photoresist on the peripheral circuit area to form a photoresist layer, and then according to the photoresist and the first stacked structure as a mask to etch the second stacked structure, the The shape of the first stacked structure is transferred to the second stacked structure; for example, the first stacked structure is used as a mask in the array area, and after the second stacked structure is aligned, the remaining second stacked structure A columnar structure is formed, and a node contact hole is defined by the columnar structure. The photoresist layer is removed after the patterning of the array area is completed.
  • the top of the spacer structure is higher than the top of the second material layer, or is flush with the top of the second material layer, the surface of the second material layer is completely covered, so the organic solvent is used to remove the photoresist.
  • the solvent will not contact the second material layer, so it will not cause damage to the second material layer, thereby ensuring that the first laminated structure has a good shape.
  • the fabrication method will be described in detail below by taking the semiconductor structure having the bit line structure 500 and the word line structure 400 as an example according to the sequence of fabrication processes.
  • Step 1 please refer to FIG. 4 , wherein (a) in FIG. 4 is a schematic cross-sectional structure diagram in the array area, and (b) in FIG. 4 is a cross-sectional structure schematic diagram in the peripheral circuit area.
  • the second stacked structure 700 is firstly formed on the substrate 100, and the specific steps include: using a coating process to coat the Si-containing material such as organosiloxane on the structure layer 600 to be etched to forming a second organic mask material layer; secondly, depositing a silicon nitride material on the second organic mask material layer to form a second hard mask material layer; then, on the second hard mask material layer A layer of photoresist is applied to form a second photoresist coating, and the second photoresist coating is patterned by a photolithography process, and the patterned second photoresist coating has a defined the pattern of the second stacked structure 700; finally, using the patterned second photoresist coating as a mask, the second organic mask material layer and the second hard mask
  • the gap between the second stacked structures 700 is filled with a silicon oxide material to form a silicon oxide filling layer; a Si-containing material such as organosiloxane is coated on the silicon oxide filling layer and the second layer by a coating process.
  • the coverage area of the generated strip mask pattern will be larger than the actual array area.
  • photoresist is used to cover the peripheral area of the array area; however, the photoresist will contaminate and damage the organic mask material layer, so it is necessary to form a first organic mask to protect the first organic mask.
  • the spacer structure 300 of the film material layer In the process of forming a silicon oxide material layer by depositing a silicon oxide material, and etching the silicon oxide material layer by an etch-back process to form the spacer structure 300, since the first hard mask material layer is relatively thin, the top of the spacer structure 300 is relatively thin.
  • this embodiment increases the height of the spacer structure 300 by adding a third material layer 230, so that the spacer structure 300 completely covers the sidewall of the first organic mask material layer, which is the first organic mask material layer Provides good protection.
  • Step 2 forming a spacer structure 300 covering the sidewall of the first pattern structure 200a.
  • FIG. 5 An insulating material is deposited through a deposition process to form an isolation material layer 300 ′, the isolation material layer 300 ′ covers the sidewalls and the upper surface of the stacked structure 200 ; and in the array area, the isolation material layer 300 ′ fills up
  • FIG. 5 wherein (a) in FIG. 5 is a schematic diagram of a cross-sectional structure in the array area, and (b) in FIG. 5 is a cross-sectional structure in a peripheral circuit area Schematic.
  • the isolation material layer 300 ′ is etched through an etching process to remove the isolation material layer 300 ′ on the upper surface of the stacked structure 200 , and keep the insulation on the sidewall of the isolation material layer 300 ′ material to form the spacer structure 300 . Since the isolation material layer 300 ′ has a larger thickness, it can ensure that the top of the formed spacer structure 300 is higher than the top of the first organic mask material layer, please refer to FIG. 6 , wherein (a) of FIG. 6 The figure is a schematic cross-sectional structure diagram in the array area, and (b) in FIG. 6 is a cross-sectional structure schematic diagram in the peripheral circuit area.
  • Step 3 using phosphoric acid to remove the third material layer 230 by wet etching, please refer to FIG. 7 , wherein (a) in FIG. 7 is a schematic diagram of the cross-sectional structure in the array area, and (b) in FIG. 7 is a peripheral Schematic diagram of the cross-sectional structure in the circuit area.
  • the third material layer 230 is made of silicon nitride material
  • the spacer structure 300 and the first hard mask material layer are made of silicon oxide material
  • phosphoric acid has a higher selective etching ratio to silicon nitride Therefore, in the process of removing the third material, the etching of the spacer material layer and the first hard mask material layer can be reduced, so as to avoid exposing the first material layer 210 and causing excessive etching to the first hard mask material layer. eclipse.
  • Embodiments of the present application further provide a semiconductor structure formed by using the method for fabricating a semiconductor structure described in any of the foregoing embodiments, including a substrate 100 , a first material layer 210 , a second material layer 220 and a spacer structure 300 .
  • the first material layer 210 is located on the substrate 100 ; the second material layer 220 is located on the first material layer 210 and is stacked with the first material layer 210 ; the spacer structure 300 is provided On the sidewalls of the first material layer 210 and the second material layer 220 , and the top of the spacer structure 300 is not lower than the top of the first material layer 210 .
  • the surface of the second material layer is completely covered, so that the spacer structure 300 completely covers the top of the second material layer.
  • Two material layers to avoid damage to the second material layer For example, when using the first material layer 210 and the second material layer 220 as the hard mask to pattern the array area, a photoresist layer needs to be formed in the peripheral circuit area, and the photoresist layer is used as the mask to avoid the surrounding circuit area from being etched; after completing the patterning process on the array area, the photoresist layer needs to be removed with an organic solvent. At this time, since the surface of the second material layer is completely covered, the organic solvent will not In contact with the second material layer, the second material layer will not be damaged, thereby ensuring that the first laminated structure has a good shape.
  • the present application provides a semiconductor structure and a fabrication method thereof.
  • the manufacturing method includes: providing a substrate 100; forming a laminated structure 200 on the substrate 100, the laminated structure 200 including at least a first material layer 210, a second material layer 220 and a third material from bottom to top layer 230; patterning the stacked structure 200 to form a first pattern structure 200a; forming spacer structures 300 on the sidewalls of the first pattern structure 200a; removing the third material layer 230, wherein the third material is removed In the process of layer 230, the selective etching ratio of the third material layer 230 relative to the second material layer 220 is greater than 1.
  • steps in the flowchart of FIG. 1 are shown in sequence according to the arrows, these steps are not necessarily executed in the sequence shown by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 1 may include multiple steps or multiple stages, these steps or stages are not necessarily executed at the same time, but may be executed at different times, and the execution sequence of these steps or stages is also It does not have to be performed sequentially, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.

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Abstract

本申请涉及一种半导体结构及其制作方法。所述制作方法包括：在衬底上形成叠层结构，叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；图形化叠层结构得到第一图形结构；在第一图形结构的侧壁形成间隔结构，且间隔结构的顶部不低于第一材料层的顶部；去除第三材料层，其中在除去第三材料层的过程中第三材料层相对于第二材料层的选择刻蚀比大于1。

Description

半导体结构及其制作方法
相关申请的交叉引用
本申请要求于2020年8月5日提交中国专利局、申请号为2020107764276、发明名称为“半导体结构及其制作方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体存储器件技术领域，特别是涉及一种半导体结构及其制作方法。
技术背景
随着半导体存储器关键尺寸在不断的缩小，器件结构的集成度随之越来越高，尤其在关键尺寸小于20nm的DRAM(Dynamic Random Access Memory，即动态随机存取存储器)制造过程中，为提高器件品质，需要掩膜图案(至少包括依次形成的有机掩膜材料层和硬掩膜材料层)具有良好的形状，目前通常在掩膜图案的侧壁上设置间隔结构以避免其受到损坏。但在一些通过对沉积材料层进行回刻蚀以形成间隔结构的过程中，由于硬掩膜材料层较薄，形成的间隔结构的高度低于有机掩膜材料层的高度，不可避免的将掩膜图案中的有机掩膜材料层暴露出来；若后续需要在掩膜图案上涂覆光刻胶，则后续去除光刻胶时将会导致有机掩膜材料层受损，进而导致掩膜图案发生形变，器件品质下降。
发明内容
根据本申请的各种实施例，提供一种半导体结构及其制作方法。
本申请提供了一种半导体结构的制作方法，包括：
提供衬底；
在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；
图形化所述叠层结构得到第一图形结构；
在所述第一图形结构的侧壁形成间隔结构；
去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。
本申请实施例还提供了一种采用上述实施例所述的半导体结构的制作方法形成的半导体结构，包括：
衬底；
第一材料层，位于所述衬底上；
第二材料层，位于所述第一材料层上，与所述第一材料层叠层设置；
间隔结构，设置于所述第一材料层和所述第二材料层的侧壁，且所述间隔结构的顶部不低于所述第一材料层的顶部。
综上，本申请提供了一种半导体结构及其制作方法。其中所述制作方法包括：提供衬底；在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；图形化所述叠层结构得到第一图形结构；在所述第一图形结构的侧壁形成间隔结构；去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。本申请中，首先通过形成具有第一材料层、第二材料层和第三材料层的叠层结构，然后在所述第一图形结构的侧壁形成间隔结构，可有效增大间隔结构的高度，以尽量保证所述间隔的高度大于所述第一材料层的高度，增强对第一材料层的保护，防止后续制程中第一材料层受损，进而提高器件品质。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制作方法的流程示意图；
图2为一实施例中提供的半导体结构的制备方法中步骤S130所得结构的剖面结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S140所得结构的剖面结构示意图；
图4为一实施例中提供的具有第一叠层结构和第二叠层结构的半导体结构的剖面结构示意图；
图5为一实施例中提供的具有隔离材料层的半导体结构的剖面结构示意图；
图6为一实施例中提供的具有间隔结构的半导体结构的剖面结构示意图；
图7为一实施例中提供的去除第三材料层后的半导体结构的剖面结构示意图。
附图标记说明：衬底-100，叠层结构-200，第一材料层-210，第二材料层-220，第三材料层-230，第一图形结构-200a，间隔结构-300，隔离材料层-300’，字线结构-400，位线结构-500，待刻蚀结构层-600，第二叠层结构-700，第三图形结构-700a，第四材料层-710，第五材料层-720。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用 的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
请参阅图1，本申请提供了一种半导体结构的制作方法，包括：
步骤S110，提供衬底100；
步骤S120，在所述衬底100上形成叠层结构200，所述叠层结构200由下至上至少包括第一材料层210、第二材料层220和第三材料层230；
步骤S130，图形化所述叠层结构200得到第一图形结构200a；
步骤S140，在所述第一图形结构200a的侧壁形成间隔结构300；
步骤S150，去除所述第三材料层230，其中在除去所述第三材料层230的过程中所述第三材料层230相对于所述第二材料层220的选择刻蚀比大于1。
可以理解，在一些半导体结构中，需要对叠层结构200进行保护，以避免叠层结构200在后续制程中受到损坏，导致器件品质降低。本实施例中首先通过形成具有第一材料层210、第二材料层220和第三材料层230的叠层结构200，然后再在所述第一图形结构200a的侧壁形成间隔结构300，可有效增大间隔结构300的高度，以尽量保证所述间隔的高度大于所述第一材料层210的高度，增强对第一材料层210的保护，防止后续制程中第一材料层210受损，进而提高器件品质。此外，当间隔结构300的顶部不低于所述第一材料层210的顶部时，可保证第一材料层210不会暴露出来，即使后续需要进行光刻或其它工艺，也不会损坏所述第一材料层210。
本实施例中，所述衬底100包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。本领域的技术人员可以根据体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本申请的保护范围。
在其中一个实施例中，所述第二材料层220的厚度小于所述第三材料层230的厚度。可以理解，所述第二材料层220用作较薄的硬掩膜材料层时，厚度有可能非常小，因此，若所述第三材料层230的厚度小于所述第二材料层220的厚度，后续形成间隔结构300时依然能够暴露出第一材料层210。而本实施例中，通过设置厚度较大的第三层材料层，可有效增大通过回刻蚀工艺形成的间隔结构300的高度，以保证间隔结构300的顶部高于第一材料层210的顶部，对第一材料层210具有良好的保护作用。
在其中一个实施例中，所述第三材料层230相对于所述第二材料层220和所述间隔结构300的刻蚀选择比大于5。
可以理解，在形成间隔结构300后，需要去除所述第三材料层230。所 述第三材料层230相对于所述第二材料层220和所述间隔结构300的刻蚀选择比大于5，可保证在去除所述第三材料层230的过程中，尽量减少对所述第二材料层220和所述间隔结构300的刻蚀，尽量避免暴露出第一材料层210。
在其中一个实施例中，形成所述间隔结构300的步骤包括：
至少在所述叠层结构200的侧壁及上表面形成隔离材料层300’；
对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述叠层结构200的侧壁上的所述隔离材料层300’，形成所述间隔结构300。
本实施例中，请参见图2，通过沉积工艺沉积绝缘材料，形成隔离材料层300’，所述隔离材料层300’至少覆盖所述叠层结构200的侧壁及上表面。其中，所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)。然后，通过刻蚀工艺对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述隔离材料层300’侧壁上绝缘材料，形成所述间隔结构300。
在其中一个实施例中，采用氧化硅材料制作所述第二材料层220和所述间隔结构300，采用氮化硅材料制作所述第三材料层230。
请参见图3，本实施例中，采用氧化硅材料制作所述第二材料层220和所述间隔结构300，以及采用氮化硅材料制作所述第三材料层230时，在形成间隔结构300后，利用磷酸通过湿法刻蚀工艺去除所述氮化硅材料，其中磷酸对氮化硅材料具有较高的选择刻蚀比，因此可以减少对间隔材料的刻蚀，避免暴露出所述第一材料层210。
在其中一个实施例中，所述第二材料层220的厚度为3～30nm，所述第三材料层230的厚度为5～100nm。可以理解，当所述第二材料层220作为硬掩膜材料层时，例如，利用沉积氮化硅材料形成硬掩膜材料层和刻蚀去除氮化硅都需要较长的时间，且会增大生产成本。本实施例中，将所述第二材料层220的厚度设置在3～30nm范围内，在形成硬掩膜材料层的同时，还可以缩短 工艺时间，降低生产成本。
在其中一个实施例中，当所述第一图形结构200a为第一叠层结构时，在形成所述第一叠层结构之前还包括在所述衬底上形成第二叠层结构700的步骤；
所述第二叠层结构700位于所述第一叠层结构与所述衬底100之间。
本实施例中，所述衬底100包括阵列区域及位于所述阵列区域外围的周边电路区域；当所述第一图形结构200a为第一叠层结构时，在所述衬底100上形成所述叠层结构200之前还包括在所述衬底100上形成第二叠层结构700的步骤；所述第一叠层结构位于所述第二叠层结构700上方，所述第一叠层结构为沿第一方向延伸的条状图形结构，所述第二叠层结构700为沿第二方向延伸的条图形状结构，且所述第二叠层结构700在所述衬底100上的投影与所述第一叠层结构在所述衬底100上的投影交叠。具体的，本实施例中通过第一叠层结构200a和第二叠层结构700定义出节点接触孔。
在其中一个实施例中，在所述衬底100上形成所述第二叠层结构700之前还包括如下步骤：
图形化所述衬底形成有源区；
在所述衬底100内或所述衬底100上形成字线结构400；
在形成所述字线结构400的所述衬底100上形成位线结构500；
在形成所述位线结构500的衬底100上形成待刻蚀结构层600。
可以理解，本实施例中在形成位线结构500后，需要在其上方形成待刻蚀结构层，然后通过依次形成第二叠层结构700和第一叠层结构以定义出节点接触孔，然后以第二叠层结构700和第一叠层结构为掩膜，对待刻蚀结构层进行刻蚀，从而形成节点接触孔。
在其中一个实施例中，所述第二叠层结构700包括由下至上叠层设置的第四材料层710和第五材料层720；
其中，所述第一材料层210和所述第四材料层710均为有机掩膜材料层，所述第二材料层220和所述第五材料层720均为硬掩膜材料层。
在其中一个实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的周边电路区域；所述制作方法还包括：
形成光刻胶层，所述光刻胶层覆盖所述周边区域，且暴露出所述阵列区域；
以所述光刻胶层和所述第一叠层结构为掩膜，图形化所述第二叠层结构。
本实施例中，在形成包括第一材料层和第二材料层的第一叠层结构后，需要继续对阵列区域图形化处理。此时，需要在周边电路区域上涂覆一层光刻胶，形成光刻胶层，然后根据以所述光刻胶为和第一叠层结构为掩膜刻蚀第二叠层结构，将第一叠层结构的形状转移到所述第二叠层结构中；例如，在阵列区域以第一叠层结构为掩膜，对所述第二叠层结构后，剩余的第二叠层结构形成柱状结构，通过该柱状结构定义出节点接触孔。在完成对阵列区域的图形化处理后，去除该光刻胶层。本实施例中，由于间隔结构的顶部高于第二材料层的顶部，或者与第二材料层的顶部齐平，第二材料层的表面完全被包覆，因此在利用有机溶剂去除光刻胶层时，溶剂不会与第二材料层接触，因此不会对第二材料层造成损伤，从而保证第一叠层结构具有良好的形状。
为了更好的阐述本申请，以下根据制作工艺的先后顺序，以具有位线结构500和字线结构400的半导体结构为例，对所述制作方法进行详细描述。
步骤一，请参见图4，其中图4中的(a)图为阵列区域内的剖面结构示意图，图4中的(b)图为周边电路区域内的剖面结构示意图。本实施例中，首先在所述衬底100上形成第二叠层结构700，具体步骤包括：利用涂覆工艺将有机硅氧烷等含Si材料涂覆在所述待刻蚀结构层600以形成第二有机掩膜材料层；其次，在所述第二有机掩膜材料层上沉积氮化硅材料以形成第二硬掩膜材料层；然后，在所述第二硬掩膜材料层上涂覆一层光刻胶，形成第二光刻胶涂层，并通过光刻工艺图形化所述第二光刻胶涂层，图形化后的所述第二光刻胶涂层具有定义所述第二叠层结构700的图案；最后，以图形化的第二光刻胶涂层为掩膜，对所述第二有机掩膜材料层和所述第二硬掩膜材 料层进行刻蚀，形成具有第二有机掩膜材料层和第二硬掩膜材料层的第二叠层结构700。
然后，利用氧化硅材料填满第二叠层结构700之间的间隙，形成氧化硅填充层；利用涂覆工艺将有机硅氧烷等含Si材料涂覆在所述氧化硅填充层和第二叠层结构700的表面以形成第一有机掩膜材料层；在所述第一有掩膜材料层上沉积氧化硅材料以形成第一硬掩膜材料层；在所述第一硬掩膜材料层上沉积氮化硅材料形成第三材料层230；在所述第三材料层230上涂覆一层光刻胶，形成第一光刻胶涂层，并通过光刻工艺图形化所述第一光刻胶涂层，图形化后的所述第一光刻胶涂层具有定义所述第一图形结构200a的图案；最后，以图形化的第一光刻胶涂层为掩膜，对所述第一有机掩膜材料层、所述第一硬掩膜材料层进行刻蚀以及所述第三材料进行刻蚀，形成具有第一有机掩膜材料层、第一硬掩膜材料层和第三材料层230的第一图形结构200a。
可以理解，为了保证条状掩膜图案的完整与均匀性，产生的条状掩膜图案的覆盖区域会大于实际阵列区域。为避免在阵列周边区域内出现图形转移，而使用光刻胶掩盖阵列区域周边区域；但是光刻胶会污染并损坏所述有机掩膜材料层，因此需要形成用于保护所述第一有机掩膜材料层的间隔结构300。在通过沉积氧化硅材料形成氧化硅材料层，以及利用回刻工艺对氧化硅材料层进行刻蚀形成间隔结构300的过程中，由于第一硬掩膜材料层比较薄，因此间隔结构300的顶部可能低于第一有机掩膜材料层的顶部，无法为第一有机掩膜材料层提供良好的保护作用。基于此，本实施例通过增设第三材料层230，从而增大间隔结构300的高度，使得间隔结构300完全覆盖所述第一有机掩膜材料层的侧壁，为第一有机掩膜材料层提供良好的保护。
步骤二，形成覆盖所述第一图形结构200a的侧壁的间隔结构300。
通过沉积工艺沉积绝缘材料，形成隔离材料层300’，所述隔离材料层300’覆盖所述叠层结构200的侧壁及上表面；并且在阵列区域内，所述隔离材料层300’填满第一图形结构200a之间的间隙，请参见图5，其中，图5中的(a)图为阵列区域内的剖面结构示意图，图5中的(b)图为周边电路 区域内的剖面结构示意图。然后，通过刻蚀工艺对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述隔离材料层300’侧壁上绝缘材料，形成所述间隔结构300。由于隔离材料层300’具有较大的厚度，因此可保证形成的间隔结构300的顶部高于所述第一有机掩膜材料层的顶部，请参见图6，其中，图6中的(a)图为阵列区域内的剖面结构示意图，图6中的(b)图为周边电路区域内的剖面结构示意图。
步骤三，利用磷酸通过湿法刻蚀去除第三材料层230，请参见图7，其中图7中的(a)图为阵列区域内的剖面结构示意图，图7中的(b)图为周边电路区域内的剖面结构示意图。可以理解，本实施例中采用氮化硅材料制作第三材料层230，采用氧化硅材料制作间隔结构300和第一硬掩膜材料层，而磷酸对氮化硅具有较高的选择刻蚀比，因此在去除第三材料的过程中可以减少对间隔材料层和第一硬掩膜材料层的刻蚀，避免暴露出所述第一材料层210以及对第一硬掩膜材料层造成过度刻蚀。
本申请实施例还提供了一种采用上述任一实施例所述的半导体结构的制作方法形成的半导体结构，包括衬底100、第一材料层210、第二材料层220和间隔结构300。
所述第一材料层210位于所述衬底100上；所述第二材料层220位于所述第一材料层210上，与所述第一材料层210叠层设置；所述间隔结构300设置于所述第一材料层210和所述第二材料层220的侧壁，且所述间隔结构300的顶部不低于所述第一材料层210的顶部。
本实施例中，由于间隔结构的顶部高于第二材料层的顶部，或者与第二材料层的顶部齐平，第二材料层的表面完全被包覆，使得间隔结构300完全覆盖所述第二材料层，避免第二材层受到损伤。例如，在利用第一材料层210和第二材料层220作为硬掩膜图形化阵列区域时，需要周边电路区域形成一光刻胶层，在图形化处理过程中以所述光刻胶层为掩膜以避免周边电路区域受到刻蚀；在对阵列区域完成图形化处理后，需要利用有机溶剂去除光刻胶 层，此时由于第二材料层的表面完全被包覆，因此有机溶剂不会与第二材料层接触，所以不会对第二材料层造成损伤，从而保证第一叠层结构具有良好的形状。
综上，本申请提供了一种半导体结构及其制作方法。所述制作方法包括：提供衬底100；在所述衬底100上形成叠层结构200，所述叠层结构200由下至上至少包括第一材料层210、第二材料层220和第三材料层230；图形化所述叠层结构200以形成第一图形结构200a；在所述第一图形结构200a的侧壁形成间隔结构300；去除所述第三材料层230，其中在去除第三材料层230的过程中，所述第三材料层230相对于所述第二材料层220的选择刻蚀比大于1。本申请中，首先通过形成具有第一材料层210、第二材料层220和第三材料层230的叠层结构200，然后再在所述第一图形结构200a的侧壁形成间隔结构300，可有效增大间隔结构300的高度，以尽量保证所述间隔的高度大于所述第一材料层210的高度，增强对第一材料层210的保护，防止后续制程中第一材料层210受损，进而提高器件品质。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对 上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

  1. 一种半导体结构的制作方法，包括：
    提供衬底；
    在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；
    图形化所述叠层结构得到第一图形结构；
    在所述第一图形结构的侧壁形成间隔结构，且所述间隔结构的顶部不低于所述第一材料层的顶部；
    去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。
  2. 如权利要求1所述的半导体结构的制作方法，其中，所述第二材料层的厚度小于所述第三材料层的厚度。
  3. 如权利要求1所述的半导体结构的制作方法，其中，所述第三材料层相对于所述第二材料层和所述间隔结构的刻蚀选择比大于5。
  4. 如权利要求1所述的半导体结构的制作方法，其中，形成所述间隔结构的步骤包括：
    至少在所述第一图形结构的侧壁及上表面形成隔离材料层；
    对所述隔离材料层进行刻蚀，去除位于所述第一图形结构上表面的所述隔离材料层，保留位于所述第一图形结构的侧壁上的所述隔离材料层，形成所述间隔结构。
  5. 如权利要求4所述的半导体结构的制作方法，其中，采用氧化硅材料制作所述第二材料层和所述间隔结构，采用氮化硅材料制作所述第三材料层。
  6. 如权利要求1所述的半导体结构的制作方法，其中，所述第二材料层的厚度为3～30nm，所述第三材料层的厚度为5～100nm。
  7. 如权利要求1所述的半导体结构的制作方法，其中，当所述第一图形结构为图形化的第一叠层结构时，在形成所述第一叠层结构之前还包括在所述衬底上形成第二叠层结构的步骤；
    所述第二叠层结构位于所述第一叠层结构与所述衬底之间。
  8. 如权利要求7所述的半导体结构的制作方法，其中，在所述衬底上形成所述第二叠层结构之前还包括如下步骤：
    图形化所述衬底形成有源区；
    在所述衬底内形成字线结构；
    在所述衬底上形成位线结构；
    在所述衬底上形成待刻蚀结构层。
  9. 如权利要求7所述的半导体结构的制作方法，其中，所述衬底包括阵列区域及位于所述阵列区域外围的周边电路区域；所述制作方法还包括：
    形成光刻胶层，所述光刻胶层覆盖所述周边区域，且暴露出所述阵列区域；
    以所述光刻胶层和所述第一图形结构为掩膜，图形化所述第二叠层结构。
  10. 一种采用如权利要求1所述的半导体结构的制作方法形成的半导体结构，包括：
    衬底；
    第一材料层，位于所述衬底上；
    第二材料层，位于所述第一材料层上，与所述第一材料层叠层设置；
    间隔结构，设置于所述第一材料层和所述第二材料层的侧壁，且所述间隔结构的顶部不低于所述第一材料层的顶部。
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