CN114068418A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明涉及一种半导体结构及其制作方法。所述制作方法包括：在衬底上形成叠层结构，叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；图形化叠层结构得到第一图形结构；在第一图形结构的侧壁形成间隔结构，且间隔结构的顶部不低于第一材料层的顶部；去除第三材料层，其中在除去第三材料层的过程中第三材料层相对于第二材料层的选择刻蚀比大于1。本发明中，首先通过形成具有第一材料层、第二材料层和第三材料层的叠层结构，然后再形成覆盖第一图形结构的侧壁的间隔结构，可有效增大间隔结构的高度，以尽量保证间隔的高度大于第一材料层的高度，增强对第一材料层的保护，防止后续制程中第一材料层受损，进而提高器件品质。

Description

半导体结构及其制作方法

技术领域

本申请涉及半导体存储器件技术领域，特别是涉及一种半导体结构及其制作方法。

背景技术

随着半导体存储器关键尺寸在不断的缩小，器件结构的集成度随之越来越高，尤其在关键尺寸小于20nm的DRAM(Dynamic Random Access Memory，即动态随机存取存储器)制造过程中，为提高器件品质，需要掩膜图案(至少包括依次形成的有机掩膜材料层和硬掩膜材料层)具有良好的形状，目前通常在掩膜图案的侧壁上设置间隔结构以避免其受到损坏。但在一些通过对沉积材料层进行回刻蚀以形成间隔结构的过程中，由于硬掩膜材料层较薄，形成的间隔结构的高度低于有机掩膜材料层的高度，不可避免的将掩膜图案中的有机掩膜材料层暴露出来；若后续需要在掩膜图案上涂覆光刻胶，则后续去除光刻胶时将会导致有机掩膜材料层受损，进而导致掩膜图案发生形变，器件品质下降。

发明内容

基于此，有必要针对现有技术中的形成的间隔物无法很好的保护掩膜图案的问题，提供一种半导体结构及其制作方法。

为了实现上述目的，本发明提供了一种半导体结构的制作方法，包括：

提供衬底；

在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；

图形化所述叠层结构得到第一图形结构；

在所述第一图形结构的侧壁形成间隔结构；

去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。

在其中一个实施例中，所述第二材料层的厚度小于所述第三材料层的厚度。

在其中一个实施例中，所述第三材料层相对于所述第二材料层和所述间隔结构的刻蚀选择比大于5。

在其中一个实施例中，形成所述间隔结构的步骤包括：

至少在所述第一图形结构的侧壁及上表面形成隔离材料层；

对所述隔离材料层进行刻蚀，去除位于所述第一图形结构上表面的所述隔离材料层，保留位于所述第一图形结构的侧壁上的所述隔离材料层，形成所述间隔结构。

在其中一个实施例中，采用氧化硅材料制作所述第二材料层和所述间隔结构，采用氮化硅材料制作所述第三材料层。

在其中一个实施例中，所述第二材料层的厚度为3～30nm，所述第三材料层的厚度为5～100nm。

在其中一个实施例中，当所述第一图形结构为图形化的第一叠层结构时，在形成所述第一叠层结构之前还包括在所述衬底上形成第二叠层结构的步骤；

所述第二叠层结构位于所述第一叠层结构与所述衬底之间。

在其中一个实施例中，在所述衬底上形成所述第二叠层结构之前还包括如下步骤：

图形化所述衬底形成有源区；

在所述衬底内或所述衬底上形成字线结构；

在所述衬底上形成位线结构；

在所述衬底上形成待刻蚀结构层。

在其中一个实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的周边电路区域；所述制作方法还包括：

形成光刻胶层，所述光刻胶层覆盖所述周边区域，且暴露出所述阵列区域；

以所述光刻胶层和所述第一叠层结构为掩膜，图形化所述第二掩膜结构。

基于同一发明构思，本发明实施例还提供了一种采用上述任一实施例所述的半导体结构的制作方法形成的半导体结构，包括：

衬底；

第一材料层，位于所述衬底上；

第二材料层，位于所述第一材料层上，与所述第一材料层叠层设置；

间隔结构，设置于所述第一材料层和所述第二材料层的侧壁，且所述间隔结构的顶部不低于所述第一材料层的顶部。

综上，本发明提供了一种半导体结构及其制作方法。其中所述制作方法包括：提供衬底；在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；图形化所述叠层结构得到第一图形结构；在所述第一图形结构的侧壁形成间隔结构；去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。本发明中，首先通过形成具有第一材料层、第二材料层和第三材料层的叠层结构，然后在所述第一图形结构的侧壁形成间隔结构，可有效增大间隔结构的高度，以尽量保证所述间隔的高度大于所述第一材料层的高度，增强对第一材料层的保护，防止后续制程中第一材料层受损，进而提高器件品质。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的制作方法的流程示意图；

图2为一实施例中提供的半导体结构的制备方法中步骤S130所得结构的剖面结构示意图；

图3为一实施例中提供的半导体结构的制备方法中步骤S140所得结构的剖面结构示意图；

图4为一实施例中提供的具有第一叠层结构和第二叠层结构的半导体结构的剖面结构示意图；

图5为一实施例中提供的具有隔离材料层的半导体结构的剖面结构示意图；

图6为一实施例中提供的具有间隔结构的半导体结构的剖面结构示意图；

图7为一实施例中提供的去除第三材料层后的半导体结构的剖面结构示意图。

附图标记说明：衬底-100，叠层结构-200，第一材料层-210，第二材料层-220，第三材料层-230，第一图形结构-200a，间隔结构-300，隔离材料层-300’，字线结构-400，位线结构-500，待刻蚀结构层-600，第二叠层结构-700，第三图形结构-700a，第四材料层-710，第五材料层-720。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

请参阅图1，本发明提供了一种半导体结构的制作方法，包括：

步骤S110，提供衬底100；

步骤S120，在所述衬底100上形成叠层结构200，所述叠层结构200由下至上至少包括第一材料层210、第二材料层220和第三材料层230；

步骤S130，图形化所述叠层结构200得到第一图形结构200a；

步骤S140，在所述第一图形结构200a的侧壁形成间隔结构300；

步骤S150，去除所述第三材料层230，其中在除去所述第三材料层230的过程中所述第三材料层230相对于所述第二材料层220的选择刻蚀比大于1。

可以理解，在一些半导体结构中，需要对叠层结构200进行保护，以避免叠层结构200在后续制程中受到损坏，导致器件品质降低。本实施例中首先通过形成具有第一材料层210、第二材料层220和第三材料层230的叠层结构200，然后再在所述第一图形结构200a的侧壁形成间隔结构300，可有效增大间隔结构300的高度，以尽量保证所述间隔的高度大于所述第一材料层210的高度，增强对第一材料层210的保护，防止后续制程中第一材料层210受损，进而提高器件品质。此外，当间隔结构300的顶部不低于所述第一材料层210的顶部时，可保证第一材料层210不会暴露出来，即使后续需要进行光刻或其它工艺，也不会损坏所述第一材料层210。

本实施例中，所述衬底100包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。本领域的技术人员可以根据体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。

在其中一个实施例中，所述第二材料层220的厚度小于所述第三材料层230的厚度。可以理解，所述第二材料层220用作较薄的硬掩膜材料层时，厚度有可能非常小，因此，若所述第三材料层230的厚度小于所述第二材料层220的厚度，后续形成间隔结构300时依然能够暴露出第一材料层210。而本实施例中，通过设置厚度较大的第三层材料层，可有效增大通过回刻蚀工艺形成的间隔结构300的高度，以保证间隔结构300的顶部高于第一材料层210的顶部，对第一材料层210具有良好的保护作用。

在其中一个实施例中，所述第三材料层230相对于所述第二材料层220和所述间隔结构300的刻蚀选择比大于5。

可以理解，在形成间隔结构300后，需要去除所述第三材料层230。所述第三材料层230相对于所述第二材料层220和所述间隔结构300的刻蚀选择比大于5，可保证在去除所述第三材料层230的过程中，尽量减少对所述第二材料层220和所述间隔结构300的刻蚀，尽量避免暴露出第一材料层210。

在其中一个实施例中，形成所述间隔结构300的步骤包括：

至少在所述叠层结构200的侧壁及上表面形成隔离材料层300’；

对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述叠层结构200的侧壁上的所述隔离材料层300’，形成所述间隔结构300。

本实施例中，请参见图2，通过沉积工艺沉积绝缘材料，形成隔离材料层300’，所述隔离材料层300’至少覆盖所述叠层结构200的侧壁及上表面。其中，所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)。然后，通过刻蚀工艺对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述隔离材料层300’侧壁上绝缘材料，形成所述间隔结构300。

在其中一个实施例中，采用氧化硅材料制作所述第二材料层220和所述间隔结构300，采用氮化硅材料制作所述第三材料层230。

请参见图3，本实施例中，采用氧化硅材料制作所述第二材料层220和所述间隔结构300，以及采用氮化硅材料制作所述第三材料层230时，在形成间隔结构300后，利用磷酸通过湿法刻蚀工艺去除所述氮化硅材料，其中磷酸对氮化硅材料具有较高的选择刻蚀比，因此可以减少对间隔材料的刻蚀，避免暴露出所述第一材料层210。

在其中一个实施例中，所述第二材料层220的厚度为3～30nm，所述第三材料层230的厚度为5～100nm。可以理解，当所述第二材料层220作为硬掩膜材料层时，例如，利用沉积氮化硅材料形成硬掩膜材料层和刻蚀去除氮化硅都需要较长的时间，且会增大生产成本。本实施例中，将所述第二材料层220的厚度设置在3～30nm范围内，在形成硬掩膜材料层的同时，还可以缩短工艺时间，降低生产成本。

在其中一个实施例中，当所述第一图形结构200a为第一叠层结构时，在形成所述第一叠层结构之前还包括在所述衬底上形成第二叠层结构700的步骤；

所述第二叠层结构700位于所述第一叠层结构与所述衬底100之间。

本实施例中，所述衬底100包括阵列区域及位于所述阵列区域外围的周边电路区域；当所述第一图形结构200a为第一叠层结构时，在所述衬底100上形成所述叠层结构200之前还包括在所述衬底100上形成第二叠层结构700的步骤；所述第一叠层结构位于所述第二叠层结构700上方，所述第一叠层结构为沿第一方向延伸的条状图形结构，所述第二叠层结构700为沿第二方向延伸的条图形状结构，且所述第二叠层结构700在所述衬底100上的投影与所述第一叠层结构在所述衬底100上的投影交叠。具体的，本实施例中通过第一叠层结构200a和第二叠层结构700定义出节点接触孔。

在其中一个实施例中，在所述衬底100上形成所述第二叠层结构700之前还包括如下步骤：

图形化所述衬底形成有源区；

在所述衬底100内或所述衬底100上形成字线结构400；

在形成所述字线结构400的所述衬底100上形成位线结构500；

在形成所述位线结构500的衬底100上形成待刻蚀结构层600。

可以理解，本实施例中在形成位线结构500后，需要在其上方形成待刻蚀结构层，然后通过依次形成第二叠层结构700和第一叠层结构以定义出节点接触孔，然后以第二叠层结构700和第一叠层结构为掩膜，对待刻蚀结构层进行刻蚀，从而形成节点接触孔。

在其中一个实施例中，所述第二叠层结构700包括由下至上叠层设置的第四材料层710和第五材料层720；

其中，所述第一材料层210和所述第四材料层710均为有机掩膜材料层，所述第二材料层220和所述第五材料层720均为硬掩膜材料层。

在其中一个实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的周边电路区域；所述制作方法还包括：

形成光刻胶层，所述光刻胶层覆盖所述周边区域，且暴露出所述阵列区域；

以所述光刻胶层和所述第一叠层结构为掩膜，图形化所述第二叠层结构。

本实施例中，在形成包括第一材料层和第二材料层的第一叠层结构后，需要继续对阵列区域图形化处理。此时，需要在周边电路区域上涂覆一层光刻胶，形成光刻胶层，然后根据以所述光刻胶为和第一叠层结构为掩膜刻蚀第二叠层结构，将第一叠层结构的形状转移到所述第二叠层结构中；例如，在阵列区域以第一叠层结构为掩膜，对所述第二叠层结构后，剩余的第二叠层结构形成柱状结构，通过该柱状结构定义出节点接触孔。在完成对阵列区域的图形化处理后，去除该光刻胶层。本实施例中，由于间隔结构的顶部高于第二材料层的顶部，或者与第二材料层的顶部齐平，第二材料层的表面完全被包覆，因此在利用有机溶剂去除光刻胶层时，溶剂不会与第二材料层接触，因此不会对第二材料层造成损伤，从而保证第一叠层结构具有良好的形状。

为了更好的阐述本发明，以下根据制作工艺的先后顺序，以具有位线结构500和字线结构400的半导体结构为例，对所述制作方法进行详细描述。

步骤一，请参见图4，其中图4中的(a)图为阵列区域内的剖面结构示意图，图4中的(b)图为周边电路区域内的剖面结构示意图。本实施例中，首先在所述衬底100上形成第二叠层结构700，具体步骤包括：利用涂覆工艺将有机硅氧烷等含Si材料涂覆在所述待刻蚀结构层600以形成第二有机掩膜材料层；其次，在所述第二有机掩膜材料层上沉积氮化硅材料以形成第二硬掩膜材料层；然后，在所述第二硬掩膜材料层上涂覆一层光刻胶，形成第二光刻胶涂层，并通过光刻工艺图形化所述第二光刻胶涂层，图形化后的所述第二光刻胶涂层具有定义所述第二叠层结构700的图案；最后，以图形化的第二光刻胶涂层为掩膜，对所述第二有机掩膜材料层和所述第二硬掩膜材料层进行刻蚀，形成具有第二有机掩膜材料层和第二硬掩膜材料层的第二叠层结构700。

然后，利用氧化硅材料填满第二叠层结构700之间的间隙，形成氧化硅填充层；利用涂覆工艺将有机硅氧烷等含Si材料涂覆在所述氧化硅填充层和第二叠层结构700的表面以形成第一有机掩膜材料层；在所述第一有掩膜材料层上沉积氧化硅材料以形成第一硬掩膜材料层；在所述第一硬掩膜材料层上沉积氮化硅材料形成第三材料层230；在所述第三材料层230上涂覆一层光刻胶，形成第一光刻胶涂层，并通过光刻工艺图形化所述第一光刻胶涂层，图形化后的所述第一光刻胶涂层具有定义所述第一图形结构200a的图案；最后，以图形化的第一光刻胶涂层为掩膜，对所述第一有机掩膜材料层、所述第一硬掩膜材料层进行刻蚀以及所述第三材料进行刻蚀，形成具有第一有机掩膜材料层、第一硬掩膜材料层和第三材料层230的第一图形结构200a。

可以理解，为了保证条状掩膜图案的完整与均匀性，产生的条状掩膜图案的覆盖区域会大于实际阵列区域。为避免在阵列周边区域内出现图形转移，而使用光刻胶掩盖阵列区域周边区域；但是光刻胶会污染并损坏所述有机掩膜材料层，因此需要形成用于保护所述第一有机掩膜材料层的间隔结构300。在通过沉积氧化硅材料形成氧化硅材料层，以及利用回刻工艺对氧化硅材料层进行刻蚀形成间隔结构300的过程中，由于第一硬掩膜材料层比较薄，因此间隔结构300的顶部可能低于第一有机掩膜材料层的顶部，无法为第一有机掩膜材料层提供良好的保护作用。基于此，本实施例通过增设第三材料层230，从而增大间隔结构300的高度，使得间隔结构300完全覆盖所述第一有机掩膜材料层的侧壁，为第一有机掩膜材料层提供良好的保护。

步骤二，形成覆盖所述第一图形结构200a的侧壁的间隔结构300。

通过沉积工艺沉积绝缘材料，形成隔离材料层300’，所述隔离材料层300’覆盖所述叠层结构200的侧壁及上表面；并且在阵列区域内，所述隔离材料层300’填满第一图形结构200a之间的间隙，请参见图5，其中，图5中的(a)图为阵列区域内的剖面结构示意图，图5中的(b)图为周边电路区域内的剖面结构示意图。然后，通过刻蚀工艺对所述隔离材料层300’进行刻蚀，去除位于所述叠层结构200上表面的所述隔离材料层300’，保留位于所述隔离材料层300’侧壁上绝缘材料，形成所述间隔结构300。由于隔离材料层300’具有较大的厚度，因此可保证形成的间隔结构300的顶部高于所述第一有机掩膜材料层的顶部，请参见图6，其中，图6中的(a)图为阵列区域内的剖面结构示意图，图6中的(b)图为周边电路区域内的剖面结构示意图。

步骤三，利用磷酸通过湿法刻蚀去除第三材料层230，请参见图7，其中图7中的(a)图为阵列区域内的剖面结构示意图，图7中的(b)图为周边电路区域内的剖面结构示意图。可以理解，本实施例中采用氮化硅材料制作第三材料层230，采用氧化硅材料制作间隔结构300和第一硬掩膜材料层，而磷酸对氮化硅具有较高的选择刻蚀比，因此在去除第三材料的过程中可以减少对间隔材料层和第一硬掩膜材料层的刻蚀，避免暴露出所述第一材料层210以及对第一硬掩膜材料层造成过度刻蚀。

基于同一发明构思，本发明实施例还提供了一种采用上述任一实施例所述的半导体结构的制作方法形成的半导体结构，包括衬底100、第一材料层210、第二材料层220和间隔结构300。

所述第一材料层210位于所述衬底100上；所述第二材料层220位于所述第一材料层210上，与所述第一材料层210叠层设置；所述间隔结构300设置于所述第一材料层210和所述第二材料层220的侧壁，且所述间隔结构300的顶部不低于所述第一材料层210的顶部。

本实施例中，由于间隔结构的顶部高于第二材料层的顶部，或者与第二材料层的顶部齐平，第二材料层的表面完全被包覆，使得间隔结构300完全覆盖所述第二材料层，避免第二材层受到损伤。例如，在利用第一材料层210和第二材料层220作为硬掩膜图形化阵列区域时，需要周边电路区域形成一光刻胶层，在图形化处理过程中以所述光刻胶层为掩膜以避免周边电路区域受到刻蚀；在对阵列区域完成图形化处理后，需要利用有机溶剂去除光刻胶层，此时由于第二材料层的表面完全被包覆，因此有机溶剂不会与第二材料层接触，所以不会对第二材料层造成损伤，从而保证第一叠层结构具有良好的形状。

综上，本发明提供了一种半导体结构及其制作方法。所述制作方法包括：提供衬底100；在所述衬底100上形成叠层结构200，所述叠层结构200由下至上至少包括第一材料层210、第二材料层220和第三材料层230；图形化所述叠层结构200以形成第一图形结构200a；在所述第一图形结构200a的侧壁形成间隔结构300；去除所述第三材料层230，其中在去除第三材料层230的过程中，所述第三材料层230相对于所述第二材料层220的选择刻蚀比大于1。本发明中，首先通过形成具有第一材料层210、第二材料层220和第三材料层230的叠层结构200，然后再在所述第一图形结构200a的侧壁形成间隔结构300，可有效增大间隔结构300的高度，以尽量保证所述间隔的高度大于所述第一材料层210的高度，增强对第一材料层210的保护，防止后续制程中第一材料层210受损，进而提高器件品质。

应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

在所述衬底上形成叠层结构，所述叠层结构由下至上至少包括第一材料层、第二材料层和第三材料层；

图形化所述叠层结构得到第一图形结构；

在所述第一图形结构的侧壁形成间隔结构，且所述间隔结构的顶部不低于所述第一材料层的顶部；

去除所述第三材料层，其中在除去所述第三材料层的过程中所述第三材料层相对于所述第二材料层的选择刻蚀比大于1。

2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第二材料层的厚度小于所述第三材料层的厚度。

3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第三材料层相对于所述第二材料层和所述间隔结构的刻蚀选择比大于5。

4.如权利要求1所述的半导体结构的制作方法，其特征在于，形成所述间隔结构的步骤包括：

至少在所述第一图形结构的侧壁及上表面形成隔离材料层；

对所述隔离材料层进行刻蚀，去除位于所述第一图形结构上表面的所述隔离材料层，保留位于所述第一图形结构的侧壁上的所述隔离材料层，形成所述间隔结构。

5.如权利要求4所述的半导体结构的制作方法，其特征在于，采用氧化硅材料制作所述第二材料层和所述间隔结构，采用氮化硅材料制作所述第三材料层。

6.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第二材料层的厚度为3～30nm，所述第三材料层的厚度为5～100nm。

7.如权利要求1至6中任一项所述的半导体结构的制作方法，其特征在于，当所述第一图形结构为图形化的第一叠层结构时，在形成所述第一叠层结构之前还包括在所述衬底上形成第二叠层结构的步骤；

所述第二叠层结构位于所述第一叠层结构与所述衬底之间。

8.如权利要求7所述的半导体结构的制作方法，其特征在于，在所述衬底上形成所述第二叠层结构之前还包括如下步骤：

图形化所述衬底形成有源区；

在所述衬底内形成字线结构；

在所述衬底上形成位线结构；

在所述衬底上形成待刻蚀结构层。

9.如权利要求7所述的半导体结构的制作方法，其特征在于，所述衬底包括阵列区域及位于所述阵列区域外围的周边电路区域；所述制作方法还包括：

形成光刻胶层，所述光刻胶层覆盖所述周边区域，且暴露出所述阵列区域；

以所述光刻胶层和所述第一图形结构为掩膜，图形化所述第二叠层结构。

10.一种采用如权利要求1至9中的任一项所述的半导体结构的制作方法形成的半导体结构，其特征在于，包括：

衬底；

第一材料层，位于所述衬底上；

第二材料层，位于所述第一材料层上，与所述第一材料层叠层设置；

间隔结构，设置于所述第一材料层和所述第二材料层的侧壁，且所述间隔结构的顶部不低于所述第一材料层的顶部。

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