TW201426880A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201426880A
TW201426880A TW102113289A TW102113289A TW201426880A TW 201426880 A TW201426880 A TW 201426880A TW 102113289 A TW102113289 A TW 102113289A TW 102113289 A TW102113289 A TW 102113289A TW 201426880 A TW201426880 A TW 201426880A
Authority
TW
Taiwan
Prior art keywords
layer
gate
active region
internal interconnect
semiconductor device
Prior art date
Application number
TW102113289A
Other languages
English (en)
Other versions
TWI539533B (zh
Inventor
guo-hao Cao
Xiang-Yong Pu
Ming Wang
Yong Cheng
Hui-Fang Song
Original Assignee
Semiconductor Mfg Int Shanghai
Semiconductor Mfg Int Beijing
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Mfg Int Shanghai, Semiconductor Mfg Int Beijing filed Critical Semiconductor Mfg Int Shanghai
Publication of TW201426880A publication Critical patent/TW201426880A/zh
Application granted granted Critical
Publication of TWI539533B publication Critical patent/TWI539533B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公開公開了一種半導體裝置及其製造方法。所述半導體裝置包括：襯底，所述襯底包括有源區和與所述有源區鄰接的至少一個溝槽隔離區；柵極結構，所述柵極結構位於所述有源區上；至少一個內部互連層，所述內部互連層位於所述襯底之上，且在所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區的一部分和相應的溝槽隔離區的至少一部分。根據本公開，可以有效降低半導體裝置的尺寸。

Description

半導體裝置及其製造方法
本公開涉及半導體領域，特別涉及半導體裝置及其製造方法。
隨著半導體技術的發展，半導體裝置不斷小型化。另一方面，半導體裝置的設計受到加工工藝以及設計規則的限制。
圖1示出了一種現有技術的半導體裝置的結構示意圖。如圖1所示，襯底101包括被隔離區105、107分隔的有源區103。所述隔離區可以是溝槽隔離區，例如，淺溝槽隔離區。溝槽隔離區105、107和有源區103鄰接。在有源區上形成柵極結構，其覆蓋有源區的表面的一部分。柵極結構可以包括柵極絕緣層109、柵極111和用於柵極的間隔物113。
為了降低接觸電阻，優選在暴露的有源區的表面上形成矽化物層121和123。在柵極包括多晶的情況下，優選也在多晶矽柵極的表面形成矽化物層125。
之後，在襯底上形成絕緣層111，並在絕緣層中形成到例如有源區(矽化物層)和柵極的接觸孔。在接觸孔中形成到例如有源區(矽化物層)和柵極的接觸件117。
然而，現有技術的半導體裝置結構難以滿足裝置尺寸不斷小型化的要求。
具體地，在如圖1所示的半導體裝置中，溝槽隔離區與柵極111的邊緣之間的距離X1和X2受加工工藝和設計規則的限制難以進一步減小。例如，該距離X1或X2包含柵極間隔物124的橫向尺寸、接觸孔(或者，接觸件)的橫向尺寸、以及接觸孔(或者，接觸件)到溝槽隔離區的距離(或者，接觸件-有源區設計規則所限定的有源區對接觸孔(或者，接觸件)的最小覆蓋)。由於柵極泄露電流等限制，柵極間隔物的尺寸難以減小。此外，由於加工工藝和設計規則的限制，接觸孔的尺寸以及接觸孔到溝槽隔離區的距離兩者可能有最小尺寸的限制。從而使得利用現有的技術難以進一步減小半導體裝置的上述尺寸X1和X2。另一方面，要降低上述的最小尺寸，通常需要昂貴的製版、平版印刷(lithography)和蝕刻技術，例如，次世代的半導體處理技術。
針對現有技術中半導體裝置的上述問題，本公開提供了一種新的技術，其能夠有效減小半導體裝置的尺寸。
根據本公開的第一方面，一種製造半導體裝置的方 法，包括：提供襯底，所述襯底包括有源區和與所述有源區鄰接的至少一個溝槽隔離區；在所述有源區上形成柵極結構；在所述襯底之上形成至少一個內部互連層，所述內部互連層位於所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區的一部分和相應的溝槽隔離區的至少一部分。
在一個優選示例中，在所述有源區上形成柵極結構的步驟包括：在所述有源區上形成柵極絕緣層、在柵極絕緣層上的柵極、以及在柵極上的硬掩模層；形成用於所述柵極的間隔物，所述間隔物位於至少所述柵極和所述硬掩模層的側面。
在一個優選示例中，在所述襯底上形成至少一個內部互連層的步驟包括：形成內部互連材料層，以覆蓋所述溝槽隔離區、所述有源區和所述柵極結構；在所述內部互連材料層上形成圖案化的硬掩模層；以所述圖案化的硬掩模層圖為掩模來蝕刻所述內部互連材料層，以形成所述至少一個內部互連層。
在一個優選示例中，所述內部互連層包括多晶矽或者金屬。
在一個優選示例中，所述內部互連層的厚度為10Å至50Å。
在一個優選示例中，所述內部互連層還包括位於所述柵極結構中的間隔物上的部分。
在一個優選示例中，所述方法還包括：形成到所述內 部互連層的接觸件。
在一個優選示例中，所述內部互連層包括多晶矽，並且所述方法還包括：在所述內部互連層的表面的至少一部分形成矽化物層；以及形成到所述矽化物層的接觸件。
根據本公開的第二方面，提供了一種半導體裝置，包括：襯底，所述襯底包括有源區和與所述有源區鄰接的至少一個溝槽隔離區；柵極結構，所述柵極結構位於所述有源區上；至少一個內部互連層，所述內部互連層位於所述襯底之上，且在所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區的一部分和相應的溝槽隔離區的至少一部分。
在一個優選示例中，所述柵極結構包括：柵極絕緣層，所述柵極絕緣層形成於所述有源區上；柵極，所述柵極位於所述柵極絕緣層上；以及間隔物，所述間隔物位於至少所述柵極的側面。
在一個優選示例中，所述柵極結構包括：柵極絕緣層，所述柵極絕緣層形成於所述有源區上；柵極，所述柵極位於所述柵極絕緣層上；硬掩模層，所述硬掩模層位於所述柵極上；以及間隔物，所述間隔物位於至少所述柵極和所述硬掩模層的側面。
在一個優選示例中，所述內部互連層包括多晶矽或者金屬。
在一個優選示例中，所述內部互連層的厚度為10Å至50Å。
在一個優選示例中，所述內部互連層包括位於所述柵極結構中的間隔物上的部分。
在一個優選示例中，所述半導體裝置還包括：接觸件，其連接到所述內部互連層。
在一個優選示例中，所述內部互連層由多晶矽形成，所述半導體裝置還包括：接觸件；以及形成在所述內部互連層和所述接觸件之間的金屬矽化物層。
通過以下參照附圖對本公開的示例性實施例的詳細描述，本公開的其他特徵及其優點將會變得清楚。
101‧‧‧襯底
103‧‧‧有源區
105、107‧‧‧溝槽隔離區
109‧‧‧柵極絕緣層
111‧‧‧柵極
113‧‧‧間隔物
115‧‧‧絕緣層
117‧‧‧接觸件
121、123‧‧‧矽化物層
124‧‧‧柵極間隔物
125‧‧‧矽化物層
309‧‧‧柵極絕緣層
311‧‧‧柵極
313‧‧‧硬掩模層
315‧‧‧間隔物
401‧‧‧內部互連材料層
501‧‧‧硬掩模層
601‧‧‧掩模
701‧‧‧硬掩模層
801‧‧‧內部互連層
901、903‧‧‧矽化物層
1101‧‧‧內部互連層
1201‧‧‧內部互連層
構成說明書的一部分的附圖描述了本公開的實施例，並且連同描述一起用於解釋本公開的原理。參照附圖，根據下面的詳細描述，可以更加清楚地理解本公開。在附圖中：圖1是示出現有技術的半導體裝置的示意圖；圖2至圖7、圖8A和8B以及圖9至圖10以部分截面圖的形式示意性地示出了根據本公開一個實施例的半導體裝置的製造方法的多個階段；圖11和圖12以部分截面圖的形式示意性地示出了根據本公開另外實施例的半導體裝置；以及圖13是根據本公開一個實施例的製造方法的流程圖。
應理解，附圖僅僅是示例性的，並且為了便於描述， 附圖中所示出的各個部分的尺寸並未按照實際的比例關係繪製。
現在將參照附圖來詳細描述本公開的示例性實施例。應注意，除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數位運算式和數值不限制本公開的範圍。
以下對實施例的描述上僅僅是說明性的，決不作為對本公開及其應用或使用的任何限制。並且，在下面的說明中，對於相關領域普通技術人員已知的技術、方法和部件可能不作詳細討論，但在適當情況下，所述技術、方法和設備應當被視為說明書的一部分。
在這裏示出和討論的所有示例中，任何具體值應被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其他示例可以具有不同的值。
應注意，在附圖中相同的附圖標記表示相同的物件，因此，一旦某一物件在一個附圖中被說明，則在後續的描述中不再對其進行進一步討論。
下面參考圖13以及圖2至圖10說明根據本公開一個實施例的半導體裝置的製造方法。圖2至圖10均為部分截面圖，其示意性地示出了在一個實施例中實現圖13所示各步驟的具體工藝流程的多個階段。本領域技術人員應當理解，圖13所示各步驟也可以通過其他方式來實現。
如圖13所示，首先，在步驟S11中，提供襯底101。如圖2所示，所述襯底101包括有源區103和與所述有源區103鄰接的至少一個溝槽隔離區105、107。注意，這裏所示的溝槽隔離區105和107可以是完整的溝槽隔離區或其一部分。
在某些優選實施例中，溝槽隔離區105、107和有源區103兩者的頂部表面可以齊平，因為在形成溝槽隔離區105、107的過程中通常會對襯底進行化學機械抛光(CMP)；然而，本公開不限於此。
接著，如圖13所示，在步驟S12中，在有源區103上形成柵極結構(見圖3)。
在一個實施例中，可以在所述有源區上形成柵極絕緣層309、在柵極絕緣層上的柵極311、以及在柵極上的硬掩模層313。在一個具體實現方式中，可以在襯底上沈積柵極絕緣層材料、柵極材料以及硬掩模材料，然後形成圖案化的掩模，進行蝕刻以形成所述柵極絕緣層309、柵極311、以及硬掩模層313。之後，可以形成用於所述柵極的間隔物315，所述間隔物位於至少所述柵極和所述硬掩模層的側面。例如，優選地，如圖3中所示，間隔物315可以位於柵極絕緣層、柵極和硬掩模層構成的三層結構的側面。
在某些實施例中，柵極311可以由多晶矽形成。硬掩模層313可以由氧化物、氮化物或者氮氧化物等形成，例如矽的氧化物、氮化物或者氮氧化物。
注意，根據本公開的半導體裝置中，可以大大減小溝槽隔離區和柵極之間的距離X1’或X2’，稍後將更加詳細說明。
另外，儘管在圖中並未示出，然而本領域技術人員將理解，在形成柵極結構之後，可以例如以自對準的方式對有源區進行雜質注入以在有源區中限定(形成)源區和漏區。
接著，如圖13所示，在步驟S13中，在襯底之上形成至少一個內部互連層(從圖8A和8B中的801等可以更佳地看到)，所述內部互連層可以位於所述柵極結構的側面，並且所述內部互連層可以覆蓋覆蓋所述有源區的一部分和所述相應的溝槽隔離區的至少一部分，如圖8、11和12等所示。
儘管在附圖中示出了在柵極結構的兩側都形成內部互連層，然而，這僅僅是優選的而非限制的。例如，在某些實施例中，如果需要，也可以僅在柵極結構的一側形成內部互連層。換而言之，可以在源區、漏區、或者源區和漏區上形成內部互連層。
在一種示例實現方式中，可以通過沈積(如，CVD)或者濺射等，在襯底上形成內部互連材料層401，以覆蓋所述溝槽隔離區、所述有源區和所述柵極結構，如圖4所示。
這裏，在某些實施例中，所述內部互連材料可以是例如多晶矽(優選地，摻雜的多晶矽)或者金屬材料(例 如，鋁)等；然而本公開並不限於此，並且本領域技術人員將理解，可以使用的任何適當的導電材料來作為該內部互連材料，只要其與所應用的工藝相容即可。
在內部互連材料是多晶矽的情況下，可以通過沈積，例如CVD等，來形成該內部互連材料層401。在這種情況下，可以通過另外的摻雜步驟來對多晶矽進行摻雜，或者可以在沈積時進行原位(in-situ)摻雜，以降低其自身的電阻以及接觸電阻。
在內部互連材料是金屬(例如，鋁)等的情況下，可以通過濺射來形成所述內部互連材料層。注意，該內部互連材料層401是一種中間結構。在本實施例中，以多晶矽為例作為內部互連材料來進行說明。
接著，在所述內部互連材料層上形成圖案化的硬掩模層701(見圖7)。在一種更加具體的實施方案中，可以在圖4所示的互連材料層401上形成硬掩模層501，如圖5所示。
接著，在硬掩模層501上形成具有期望圖案的掩膜601(例如，光掩膜或者光致抗蝕劑等)，如圖6所示。這裏，圖案化的掩膜601的一部分覆蓋到了硬掩模層501的在間隔物313的側壁上的部分上。然而，如下面將說明的，這僅僅是作為有利於減小裝置尺寸的一種有利示例，而非限制性的。
接著，利用該圖案化的掩模601作為掩模對硬掩模層501進行蝕刻，從而形成圖案化的硬掩模701。這裏應當 理解，附圖中所示的形狀僅僅是一種示意性的示例，而並未嚴格按實際製造過程中的形狀繪製；並且本領域技術人員將理解，不同的蝕刻方法(例如濕法蝕刻和/或幹法蝕刻)和蝕刻條件可以導致不同的廓形。
另外，硬掩模701優選採用與硬掩模313相同的材料，以減少工藝步驟。然而，本發明並非必須如此。
接著，以硬掩模701為掩模對內部互連材料層401進行蝕刻，以形成內部互連層801，如圖8A和8B所示。所述蝕刻可以是幹法蝕刻和/或濕法蝕刻。在內部互連材料層被蝕刻成形之後，柵極311上的硬掩模層313被露出。然後，去除硬掩模層313以及硬掩模701。
圖8A示出了以硬掩模層701為掩模利用幹法蝕刻形成內部互連層801的示例。在某些優選實現方式中，在對內部互連材料層進行幹法蝕刻後，進行可控的濕法蝕刻處理以去除不期望的內部互連材料的殘留物，並對廓形進行一定的修改，如圖8B所示。注意，圖8B中，硬掩模701以及313已經被去除。
類似地，應當理解，這裏所示的廓形僅是示意性的；本領域技術人員將理解，不同的蝕刻方法和蝕刻條件可以導致不同的廓形；這些都在本發明的範圍內。
在某些優選實施例中，內部互連層的厚度可以為約10Å至約50Å。
接著，在某些優選實施例中，可以在內部互連層801以及多晶矽柵極311的表面處形成矽化物層901和903， 如圖901所示，以利於降低接觸電阻。然而，本公開並不限於此。
之後，在襯底上例如利用TEOS等來形成絕緣層115以覆蓋柵極結構和內部互連層(以及上述的矽化物層，如果有的話)；在絕緣層115中在期望的位置形成貫穿該絕緣層115的接觸孔；並在接觸孔中形成到內部互連層801(或者，內部互連層801上的矽化物層901，如果有的話)的接觸件117，如圖10所示。可以利用已知的或者將來開發的材料、工藝、步驟等來形成絕緣層115、接觸孔以及接觸件等。
以上參考圖2至10說明了根據本公開一個示例性實施例的半導體裝置的製造過程，其中，內部互連層由多晶矽形成。
圖11示出了根據本公開另一實施例的半導體裝置的示意性截面圖。如圖11所示，內部互連層1101由金屬(例如，鋁)形成。在一優選實現方式中，在有源區的用於連接的表面處形成了矽化物層，其可以降低接觸電阻，並且可以防止金屬向襯底(例如，矽襯底)的擴散。
圖12示出了根據本公開又一實施例的半導體裝置的示意性截面圖。如圖12所示，內部互連層1201可以不與用於柵極的間隔物交疊，而是與間隔物分離開一段距離。
因此，本公開還提供了一種半導體裝置。所述半導體裝置包括：襯底101，所述襯底101包括有源區103和與所述有源區103鄰接的至少一個溝槽隔離區105/107；柵 極結構，所述柵極結構位於所述有源區103上；至少一個內部互連層801，其位於所述襯底101之上，且在所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區103的一部分和相應的溝槽隔離區105或107的至少一部分。
在一個具體示例中，如圖7B中所示，所述柵極結構可以包括：柵極絕緣層309，所述柵極絕緣層形成於所述有源區103上；柵極311，所述柵極位於所述柵極絕緣層309上；硬掩模層313，所述硬掩模層位於所述柵極311上；以及間隔物315，所述間隔物位於至少所述柵極和所述硬掩模層的側面。
在又一具體示例中，如圖8所示，所述柵極結構可以包括：柵極絕緣層309，所述柵極絕緣層形成於所述有源區103上；柵極311，所述柵極位於所述柵極絕緣層309上；以及間隔物315，所述間隔物位於至少所述柵極的側面。
如前所述的，內部互連層可以包括多晶矽(優選為摻雜的多晶矽)或者金屬(例如，鋁)；應理解，本公開並不限於此。
在某些具體示例中，內部互連層的厚度為約10Å至約50Å。
另外，如圖8所示，內部互連層還可以包括位於所述柵極結構中的間隔物上的部分。
在某些進一步的示例中，所述半導體裝置還可以包括 連接到所述內部互連層的接觸件。在另一些示例中，所述內部互連層由多晶矽形成，在此情況下，優選地，所述半導體裝置還可以包括形成在所述內部互連層和所述接觸件之間的矽化物層，以降低內部互連層和接觸件之間的接觸電阻。
根據本公開的多種實施例，由於提供了內部互連層，因此該內部互連層可以用來接觸件互連從而使得接觸件無需直接連接到有源區(或其上的矽化物層)。而在現有技術中，接觸件直接連接到有源區(或其上的矽化物層)，從而接觸件的尺寸以及接觸件(接觸孔)-有源區設計規則所限定的最小覆蓋難以進一步減小。因而，相對于現有技術，本公開可以大大減小有源區的尺寸，特別是，減小了柵極到隔離區的距離，如圖10中所示；而不必使用昂貴的次世代的工藝技術。
至此，已經詳細描述了根據本公開的半導體裝置及其製造方法。為了避免使本公開的要點模糊，沒有描述本領域所公知的一些細節。本領域技術人員根據本公開的教導，可以明白如何實施這裏公開的技術方案及其具體細節。
雖然已經通過示例對本公開的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是限制本公開的範圍。並且本領域技術人員將理解，本公開的各實施例及其示例可以自由地組合。因此，本領域的技術人員應該理解，可以本公開的 實施例進行多種修改和變更而不脫離本公開的範圍和精神。因此，本公開的範圍僅由所附權利要求來限定。
115‧‧‧絕緣層
117‧‧‧接觸件

Claims (16)

  1. 一種製造半導體裝置的方法，其特徵在於，所述方法包括：提供襯底，所述襯底包括有源區和與所述有源區鄰接的至少一個溝槽隔離區；在所述有源區上形成柵極結構；在所述襯底之上形成至少一個內部互連層，所述內部互連層位於所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區的一部分和相應的溝槽隔離區的至少一部分。
  2. 如請求項1所述的方法，其特徵在於，在所述有源區上形成柵極結構的步驟包括：在所述有源區上形成柵極絕緣層、在柵極絕緣層上的柵極、以及在柵極上的硬掩模層；形成用於所述柵極的間隔物，所述間隔物位於至少所述柵極和所述硬掩模層的側面。
  3. 如請求項1所述的方法，其特徵在於，在所述襯底上形成至少一個內部互連層的步驟包括：形成內部互連材料層，以覆蓋所述溝槽隔離區、所述有源區和所述柵極結構；在所述內部互連材料層上形成圖案化的硬掩模層；以所述圖案化的硬掩模層圖為掩模來蝕刻所述內部互連材料層，以形成所述至少一個內部互連層。
  4. 如請求項1所述的方法，其特徵在於，所述內部互 連層包括多晶矽或者金屬。
  5. 如請求項1所述的方法，其特徵在於，所述內部互連層的厚度為10Å至50Å。
  6. 如請求項1所述的方法，其特徵在於，所述內部互連層還包括位於所述柵極結構中的間隔物上的部分。
  7. 如請求項1所述的方法，其特徵在於，所述方法還包括：形成到所述內部互連層的接觸件。
  8. 如請求項1所述的方法，其特徵在於，所述內部互連層包括多晶矽，並且所述方法還包括：在所述內部互連層的表面的至少一部分形成矽化物層；以及形成到所述矽化物層的接觸件。
  9. 一種半導體裝置，其特徵在於，所述半導體裝置包括：襯底，所述襯底包括有源區和與所述有源區鄰接的至少一個溝槽隔離區；柵極結構，所述柵極結構位於所述有源區上；至少一個內部互連層，所述內部互連層位於所述襯底之上，且在所述柵極結構的側面，並且所述內部互連層至少覆蓋所述有源區的一部分和相應的溝槽隔離區的至少一部分。
  10. 如請求項9所述的半導體裝置，其特徵在於，所述柵極結構包括：柵極絕緣層，所述柵極絕緣層形成於所述有源區上；柵極，所述柵極位於所述柵極絕緣層上；以及間隔物，所述間隔物位於至少所述柵極的側面。
  11. 如請求項9所述的半導體裝置，其特徵在於，所述柵極結構包括：柵極絕緣層，所述柵極絕緣層形成於所述有源區上；柵極，所述柵極位於所述柵極絕緣層上；硬掩模層，所述硬掩模層位於所述柵極上；以及間隔物，所述間隔物位於至少所述柵極和所述硬掩模層的側面。
  12. 如請求項9所述的半導體裝置，其特徵在於，所述內部互連層包括多晶矽或者金屬。
  13. 如請求項9所述的半導體裝置，其特徵在於，所述內部互連層的厚度為10Å至50Å。
  14. 如請求項9所述的半導體裝置，其特徵在於，所述內部互連層包括位於所述柵極結構中的間隔物上的部分。
  15. 如請求項9所述的半導體裝置，其特徵在於，所述半導體裝置還包括：接觸件，其連接到所述內部互連層。
  16. 如請求項9所述的半導體裝置，其特徵在於，所述內部互連層由多晶矽形成，所述半導體裝置還包括： 接觸件；以及形成在所述內部互連層和所述接觸件之間的金屬矽化物層。
TW102113289A 2012-12-17 2013-04-15 半導體裝置及其製造方法 TWI539533B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210545982.3A CN103871882B (zh) 2012-12-17 2012-12-17 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
TW201426880A true TW201426880A (zh) 2014-07-01
TWI539533B TWI539533B (zh) 2016-06-21

Family

ID=50910297

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102113289A TWI539533B (zh) 2012-12-17 2013-04-15 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US9263321B2 (zh)
KR (1) KR20140078517A (zh)
CN (1) CN103871882B (zh)
TW (1) TWI539533B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160018221A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN107527953B (zh) * 2016-06-22 2020-06-30 中芯国际集成电路制造（天津）有限公司 半导体器件及其制备方法
CN107644907B (zh) * 2016-07-22 2020-12-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
CN106981484A (zh) * 2017-03-28 2017-07-25 上海理工大学 利用局部互连缩小标准单元库面积的版图设计方法
CN110571186B (zh) * 2018-06-05 2021-10-01 中芯国际集成电路制造(上海)有限公司 金属纳米线的制造方法与半导体器件及其制造方法
CN110729232B (zh) * 2018-07-17 2022-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件、其制作方法及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822749A (en) * 1987-08-27 1989-04-18 North American Philips Corporation, Signetics Division Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
US5955770A (en) * 1994-10-31 1999-09-21 Stmicroelectronics, Inc. Method of forming raised source/drain regions in an integrated circuit
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
US20010045650A1 (en) * 1999-08-02 2001-11-29 Jigish D. Trivedi Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same
US6403458B2 (en) * 1998-04-03 2002-06-11 Micron Technology, Inc. Method for fabricating local interconnect structure for integrated circuit devices, source structures
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon
JP2005501416A (ja) * 2001-08-29 2005-01-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ バンプブリッジを備える集積回路デバイス及びその製造方法
US7465972B2 (en) * 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
US7321130B2 (en) * 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
CN101621030B (zh) * 2008-07-02 2011-01-12 中芯国际集成电路制造(上海)有限公司 具有多晶硅接触的自对准mos结构
US8377777B2 (en) * 2010-04-21 2013-02-19 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US9263321B2 (en) 2016-02-16
KR20140078517A (ko) 2014-06-25
CN103871882A (zh) 2014-06-18
US20140167122A1 (en) 2014-06-19
CN103871882B (zh) 2016-09-28
TWI539533B (zh) 2016-06-21

Similar Documents

Publication Publication Date Title
US9660022B2 (en) Semiconductive device with a single diffusion break and method of fabricating the same
TWI539533B (zh) 半導體裝置及其製造方法
TWI484567B (zh) 半導體結構與其製造方法
KR100613084B1 (ko) 내부 스페이서를 포함하는 ｆｅｔ 실리사이드 게이트구조물을 형성하는 방법
CN105097807A (zh) FinFET器件的结构和形成方法
TWI459475B (zh) 製造半導體裝置之方法
US9853128B2 (en) Devices and methods of forming unmerged epitaxy for FinFET device
TWI593105B (zh) 半導體裝置結構之形成方法
TWI557914B (zh) Semiconductor element and manufacturing method thereof
TWI609457B (zh) 形成接觸洞的方法與具有接觸插塞的半導體結構
JP2007027348A (ja) 半導体装置及びその製造方法
JP5692886B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5654184B1 (ja) 半導体装置の製造方法、及び、半導体装置
US20080268589A1 (en) Shallow trench divot control post
TW201409701A (zh) 半導體元件結構及其製作方法
KR100834440B1 (ko) 반도체 소자의 형성방법
CN108109917B (zh) 场效应晶体管的隔离结构及其制作方法
CN107403754B (zh) 一种半导体器件及其制作方法、电子装置
TWI490980B (zh) 導電接觸物之製造方法
CN111900201A (zh) 半导体结构及制造方法
TWI689040B (zh) 半導體元件及其製造方法
JP2007081347A (ja) 半導体装置の製造方法
TWI548039B (zh) 半導體裝置的製作方法
US11569369B2 (en) Method for manufacturing a semiconductor device
CN111627993B (zh) 栅极结构与其制作方法