KR20140078517A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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시안용 푸
밍 왕
용 쳉
후이팡 송
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Abstract

본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 본 발명의 반도체 장치는 활성영역과 상기 활성영역에 인접하는 적어도 하나의 트렌치 격리영역을 포함하는 기판; 활성영역에 위치하는 게이트 전극 구조; 기판 상에 위치하고 게이트 전극 구조의 측면에 위치하며, 또한 적어도 활성영역의 일부 및 이에 상응하는 트렌치 격리영역의 적어도 일부를 커버하는 적어도 하나의 내부 상호접속층을 포함한다. 본 발명에 따르면 반도체 장치의 사이즈를 효과적으로 줄일 수 있다.

Description

반도체 장치 및 그 제조 방법{A NEW MOS STRUCTURE FOR SIZE REDUCTION}
본 발명은 반도체 분야에 관한 것으로서, 특히 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기술의 발전에 따라 반도체 장치는 끊임없이 소형화 되어가고 있다. 그러나 한편으로는, 반도체 장치의 설계는 가공 공정 및 설계 규칙의 제한을 받는다.
도 1은 종래기술의 반도체 장치의 구조를 나타낸 개략도이다. 도 1에 도시한 바와 같이, 기판(101)은 격리 영역(105, 107)에 의해 구분되는 활성영역(103)을 포함한다. 상기 격리 영역은 트렌치 격리영역, 예를 들면 셀로우 트렌치 격리영역일 수 있다. 트렌치 격리영역(105, 107)과 활성영역(103)은 인접한다. 활성영역에는 활성영역의 표면의 일부분을 커버하는 게이트 전극 구조가 형성된다. 게이트 전극 구조는 게이트 절연층(109), 게이트 전극(111) 및 게이트 전극용 스페이서(113)를 포함할 수 있다.
접촉 저항을 줄이기 위하여, 노출된 활성영역의 표면에 실리사이드층(121, 123)을 형성하는 것이 바람직하다. 게이트 전극과 다결정 실리콘을 포함하는 경우에는, 다결정 실리콘 게이트 전극의 표면에도 실리사이드층(125)을 형성하는 것이 바람직하다.
그 다음, 기판에 절연층(115)을 형성하고, 절연층 내에 예를 들면 활성영역(실리사이드층)과 게이트 전극에 이르는 접촉 홀을 형성한다. 접촉 홀 내에 예를 들면, 활성영역(실리사이드층)과 게이트 전극에 이르는 접촉부재(117)를 형성한다.
그러나 종래기술의 반도체 장치 구조를 통해, 장치의 사이즈가 끊임없이 소형화되고 있는 요구를 만족시키기는 어렵다.
구체적으로, 도 1이 도시한 반도체 장치에서, 트렌치 격리영역과 게이트 전극(111)의 가장자리 사이의 거리(X1, X2)는 가공 공정과 설계 규칙의 제한을 받기 때문에, 더 이상 작아지기가 어렵다. 예를 들면, 상기 거리(X1 또는 X2)는 게이트 전극 스페이서(113)의 가로 방향 사이즈, 접촉 홀(또는 접촉부재)의 가로방향 사이즈, 및 접촉 홀(또는 접촉부재)에서 트렌치 격리영역에 이르는 거리(또는, 접촉부재-활성영역 설계 규칙이 한정한 접촉 홀(또는 접촉부재)에 대한 활성영역의 최소 커버)를 포함한다. 게이트 전극의 누설전류 등의 한계로, 게이트 전극 스페이서의 사이즈는 줄어들기 어렵다. 그 밖에, 가공 공정과 설계 규칙의 제한을 받아 접촉 홀의 사이즈 및 접촉 홀에서 트렌치 격리영역까지의 거리는 최소 사이즈에 한계가 있을 수 있다. 따라서, 종래의 기술을 이용하여 반도체 장치의 상기 사이즈(X1, X2)를 더 이상 줄이기는 어렵다. 또한 상기 최소 사이즈를 줄이려면, 일반적으로 고가의 제판, 리소그래피(lithography)와 식각 기술, 예를 들면 차세대의 반도체 처리 기술을 필요로 한다.
종래기술에 존재하는 반도체 장치의 상기 문제에 대해, 본 발명은 반도체 장치의 사이즈를 효과적으로 줄일 수 있는 새로운 기술을 제공한다.
본 발명은, 일 실시예로서, 활성영역과 상기 활성영역에 인접된 적어도 하나의 트렌치 격리영역을 포함하는 기판을 제공하는 단계; 상기 활성영역에 게이트 전극 구조를 형성하는 단계; 및 게이트 전극 구조의 측면에 위치하고, 또한 적어도 상기 활성영역의 일부분 및 상응한 트렌치 격리영역의 적어도 일부분을 커버하는 적어도 하나의 내부 상호접속층을 상기 기판 상에 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
바람직한 실시예로서, 상기 활성영역에 게이트 전극 구조를 형성하는 단계는, 상기 활성영역에 게이트 절연층, 게이트 절연층 상의 게이트 전극 및 게이트 전극 상의 하드마스크층을 형성하는 단계; 및 적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치하는 상기 게이트 전극용 스페이서를 형성하는 단계를 포함한다.
바람직한 실시예로서, 상기 기판 상에 적어도 하나의 내부 상호접속층을 형성하는 단계는, 상기 트렌치 격리영역, 상기 활성영역 및 상기 게이트 전극 구조를 커버하도록 내부 상호접속 재료층을 형성하는 단계; 상기 내부 상호접속 재료층에 패턴화된 하드마스크층을 형성하는 단계; 및 상기 패턴화된 하드마스크층 패턴을 마스크로 하여 상기 내부 상호접속 재료층을 식각함으로써, 상기 적어도 하나의 내부 상호접속층을 형성하는 단계를 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층은 다결정 실리콘 또는 금속을 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층의 두께는 10Å 내지 50Å이다.
바람직한 실시예로서, 상기 내부 상호접속층은 상기 게이트 전극 구조 내에 위치하는 스페이서 상의 부분을 더 포함한다.
바람직한 실시예로서, 상기 방법은 상기 내부 상호접속층에 이르는 접촉부재를 형성하는 단계를 더 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층은 다결정 실리콘를 포함하고, 또한 상기 방법은 상기 내부 상호접속층의 표면의 적어도 일부분에 실리사이드층을 형성하는 단계; 및 상기 실리사이드층에 이르는 접촉부재를 형성하는 단계를 더 포함한다.
본 발명은, 또 다른 실시예로서, 활성영역과 상기 활성영역에 인접된 적어도 하나의 트렌치 격리영역을 포함하는 기판; 상기 활성영역에 위치하는 게이트 전극 구조; 및 상기 기판 상에 위치하고 상기 게이트 전극 구조의 측면에 있으며, 또한 적어도 상기 활성영역의 일부분 및 상응한 트렌치 격리영역의 적어도 일부분을 커버하는 적어도 하나의 내부 상호접속층을 포함하는 반도체 장치를 제공한다.
바람직한 실시예로서, 상기 게이트 전극 구조는 상기 활성영역에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 게이트 전극; 및 적어도 상기 게이트 전극의 측면에 위치하는 스페이서를 포함한다.
바람직한 실시예로서, 상기 게이트 전극 구조는, 상기 활성영역에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 하드마스크층; 및 적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치하는 스페이서를 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층은 다결정 실리콘 또는 금속을 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층의 두께는 10Å 내지 50Å이다.
바람직한 실시예로서, 상기 내부 상호접속층은 상기 게이트 전극 구조 내에 위치하는 스페이서 상의 부분을 포함한다.
바람직한 실시예로서, 상기 반도체 장치는 상기 내부 상호접속층에 접속되는 접촉부재를 더 포함한다.
바람직한 실시예로서, 상기 내부 상호접속층은 다결정 실리콘으로 형성되고, 상기 반도체 장치는 접촉부재; 및 상기 내부 상호접속층과 상기 접촉부재 사이에 형성된 금속 실리사이드층을 더 포함한다.
이하의 첨부한 도면을 참조한 본 발명의 예시적 실시예에 대한 상세한 설명을 통해, 본 발명의 기타 특징 및 그 장점이 명확해질 것이다.
설명서의 일부분을 구성하는 첨부 도면은 본 발명의 실시예를 나타내고 있으며, 또한 설명부분과 함께 본 발명의 원리를 해석한다. 첨부 도면을 참조하여 이하의 상세한 설명에 따르면, 본 발명을 더욱 명확하게 이해할 수 있다.
도 1은 종래기술의 반도체 장치를 나타내는 개략도이다.
도 2 내지 도 7, 도 8A, 도 8B, 도 9 및 도 10은 부분 단면도의 형식으로 본 발명의 실시예에 따른 반도체 장치 제조 방법의 복수 단계를 개략적으로 나타내는 것이다.
도 11 및 도 12는 부분 단면도의 형식으로 본 발명의 다른 실시예에 따른 반도체 장치를 개략적으로 나타내는 것이다.
도 13은 본 발명의 실시예에 따른 제조 방법의 흐름도이다.
도면은 단지 예시적인 것이고, 설명의 편의를 위해 첨부 도면에 나타낸 각 부분의 사이즈는 실제의 비율 관계에 따라 제작되지 않은 것임을 이해하여야 한다.
첨부한 도면을 참조하여 본 발명의 예시적 실시예를 상세하게 설명한다. 별도의 구체적이 설명이 없으면, 이하의 실시예에서 설명하는 부재와 단계의 상대적인 배치, 수식과 수치는 본 발명의 제공된 범위를 한정하지 않는다.
이하의 실시예에 대한 서술은 단지 설명을 위한 것으로서, 본 발명의 공개 및 그 응용 또는 사용에 대해 어떠한 한정도 하지 않는다. 또한 아래 설명에서 통상의 기술자가 이미 알려진 기술, 방법과 부재에 대해 상세하게 기술하지는 않지만, 특정한 경우에서는 상기 기술, 방법과 장치는 발명의 상세한 설명의 일부분으로 볼 수 있을 것이다.
여기에서 예시되고 논의되는 모든 실시예에서, 임의의 구체적인 값은 단지 예시적인 것으로 해석되어야 하며, 본 발명을 한정하는 것으로 해석되어서는 안 된다. 따라서, 예시적 실시예 외의 다른 실시예에서는 다른 값을 가질 수 있다.
첨부한 도면에서 동일한 도면 부호는 동일한 대상을 나타낸다. 따라서, 어느 대상이 하나의 첨부된 도면에서 설명되었다면, 이에 대해서는 후속의 서술에서는 더 이상 기술하지 않는다.
이하, 도 13 및 도 2 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 2 내지 도 10은 모두 부분 단면도로서, 일 실시예에서 도 13에 나타난 각 단계를 구현하는 구체적인 공정 흐름의 복수의 단계를 개략적으로 나타낸다. 통상의 기술자는 도 13에 나타난 각 단계가 다른 방식으로도 실현될 수 있다는 것을 이해하여야 한다.
도 13에 나타낸 바와 같이, 먼저, 단계 S11에서 기판(101)이 제공된다. 도 2에 나타낸 바와 같이, 상기 기판(101)은 활성영역(103)과 상기 활성영역(103)에 인접된 적어도 하나의 트렌치 격리영역(105, 107)을 포함한다. 여기서 나타낸 트렌치 격리영역(105)과 트렌치 격리영역(107)은 완전한 트렌치 격리영역 또는 그 일부일 수 있다.
바람직한 일 실시예에서는, 트렌치 격리영역(105, 107)과 활성영역(103) 양자의 상부 표면은 나란히 될 수 있는데, 이는 트렌치 격리영역(105, 107)을 형성하는 과정에서 일반적으로 기판에 대해 화학 기계 연마(CMP)를 진행하기 때문이다. 그러나 본 발명은 이러한 구성에 한정되지 않는다.
이어서, 도 13에 도시한 바와 같이, 단계 S12에서는 활성영역(103)에 게이트 전극 구조를 형성한다(도 3을 참조).
일 실시예에서, 상기 활성영역에 게이트 절연층(309), 게이트 절연층 상의 게이트 전극(311), 및 게이트 전극 상의 하드마스크층(313)을 형성할 수 있다. 구체적인 실현 방식에서, 기판 상에 게이트 절연층 재료, 게이트 전극 재료 및 하드마스크 재료를 증착시킨 다음, 패턴화된 마스크를 형성하고, 상기 게이트 절연층(309), 게이트 전극(311), 및 하드마스크층(313)이 형성되도록 식각을 진행할 수 있다. 이후, 상기 게이트 전극용 스페이서(315)를 형성할 수 있고, 상기 스페이서는 적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치한다. 예를 들면, 바람직하게는 도 3에 도시한 바와 같이, 스페이서(315)는 게이트 절연층, 게이트 전극과 하드마스크층으로 구성된 3층 구조의 측면에 위치할 수 있다.
일부 실시예에서, 게이트 전극(311)은 다결정 실리콘으로 형성될 수 있다. 하드마스크층(313)은 산화물, 질화물 또는 질화산화물 등으로 형성될 수 있으며, 규소의 산화물, 질화물 또는 질화산화물을 예로 들 수 있다.
여기서 중요한 것은, 본 발명에 따른 반도체 장치에서는, 트렌치 격리영역과 게이트 전극 사이의 거리 X1' 또는 X2'를 크게 줄일 수 있다는 것이고, 이에 대해서는 이하에서 더욱 상세하게 설명할 것이다.
그 밖에, 도면에 나타내지는 않았으나, 통상의 기술자라면 게이트 전극 구조를 형성한 다음, 활성영역에서 소스 영역과 드레인 영역을 한정(형성)하기 위해, 예를 들어 자기정렬방식으로 활성영역에 불순물을 주입할 수 있음을 이해할 수 있을 것이다.
이어서, 도 13에 도시한 바와 같이, 단계 S13에서는 기판 상에 적어도 하나의 내부 상호접속층을 형성한다(도 8A와 8B에서의 801 등에서 더욱 명확하게 확인할 수 있다). 도 8, 도 11 및 도 12 등에서 나타낸 바와 같이, 상기 내부 상호접속층은 상기 게이트 전극 구조의 측면에 위치할 수 있으며, 또한 상기 내부 상호접속층은 상기 활성영역의 일부분 및 상기 상응한 트렌치 격리영역의 적어도 일부분을 커버할 수 있다.
비록 첨부된 도면에서는, 게이트 전극 구조의 양측 모두에 내부 상호접속층이 형성된 것을 나타내고 있으나, 이는 단지 바람직한 구성을 나타내는 것이며, 이러한 구성으로 한정하는 것은 아니다. 예를 들면, 일 실시예에서는, 필요한 경우에는 게이트 전극 구조의 일측에만 내부 상호접속층을 형성할 수 있다. 다시 말하면, 소스 영역, 드레인 영역 또는 소스 영역과 드레인 영역에 내부 상호접속층을 형성할 수 있다.
실시예의 구현 방식에 있어서는, 도 4에 나타난 바와 같이, 증착(예를 들면 CVD) 또는 스퍼터링 등을 통해 기판 상에 내부 상호접속층(401)을 형성하여, 상기 트렌치 격리영역, 상기 활성영역 및 상기 게이트 전극 구조를 커버할 수도 있다.
일 실시예에서, 상기 내부 상호접속 재료는, 예를 들면 다결정 실리콘(바람직하게는 도핑된 다결정 실리콘) 또는 금속 재료(예를 들면, 알루미늄) 등이 될 수 있으나, 본 발명은 이에 한정되지 않고, 또한 통상의 기술자는 상기 내부 상호접속 재료로서 임의의 적당한 도전 재료들을 사용할 수 있을 것이고, 나아가 이를 응용한 공정과 호환되는 어떠한 재료도 사용 가능하다는 것을 이해할 수 있을 것이다.
내부 상호접속 재료가 다결정 실리콘일 경우, 증착, 예를 들면 CVD등을 통해 상기 내부 상호접속 재료층(401)을 형성할 수 있다. 이 경우, 별도의 도핑 단계를 통해 다결정 실리콘을 도핑하거나, 또는 증착 시 인시튜(in-situ) 도핑을 진행하여, 다결정 실리콘 자체의 저항 및 접촉 저항을 줄일 수 있다.
내부 상호접속 재료가 금속(예를 들면 알루미늄) 등일 경우, 스퍼터링을 통해 상기 내부 상호접속 재료층을 형성할 수 있다. 상기 내부 상호접속 재료층(401)은 중간 구조이다. 본 실시예에서는, 내부 상호접속 재료로서 다결정 실리콘을 사용한 경우를 예로 들어 설명한다.
이어서, 상기 내부 상호접속 재료층 상에 패턴화된 하드마스크층(701)을 형성한다(도 7을 참조). 더욱 구체적인 실시예로서, 도 5에 도시한 바와 같이 도 4에 도시한 상호접속 재료층(401) 상에 하드마스크층(501)을 형성할 수 있다.
이어서, 도 6에 도시한 바와 같이 하드마스크층(501)에 원하는 패턴을 가지는 마스크(601, 예를 들면, 포토 마스크 또는 포토 레지스트 등)을 형성한다. 여기서, 패턴화된 마스크(601)의 일부분은 스페이서(313) 측벽 상의 하드마스크층(501)의 일부를 커버한다. 그러나, 이하에서 설명하는 바와 같이, 이는 단지 장치 사이즈를 줄이는 데 유리한 실시예 중의 하나에 해당하는 것일 뿐이며, 이에 한정되는 것은 아니다.
이어서, 상기 패턴화된 마스크(601)를 마스크로 하여 하드마스크층(501)에 대해 식각을 진행함으로써, 패턴화된 하드마스크(701)를 형성한다. 여기서 첨부된 도면에 나타난 모양은 단지 예시적인 실시예에 해당하는 것일 뿐, 실제 제조과정에서의 구성 내지 모양에 따라 엄격하게 도시되지는 않았음을 이해하여야 한다. 또한 통상의 기술자라면, 상이한 식각 방법(예를 들면, 습식 식각 및/또는 건식 식각)과 식각 조건에 기초하면, 상이한 윤곽(또는 패턴)을 형성할 수 있음을 충분히 이해할 수 있을 것이다.
그 밖에, 하드마스크(701)는 하드마스크(313)와 동일한 재료를 사용함으로써, 공정 단계를 줄이는 것이 바람직하다. 그러나 본 발명은, 이에 반드시 한정되는 것은 아니다.
이어서, 도 8A와 도 8B에 도시한 바와 같이 하드마스크(701)를 마스크로 하여 내부 상호접속 재료층(401)에 대해 식각을 진행함으로써, 내부 상호접속층(801)을 형성한다. 상기 식각은 건식 식각 및/또는 습식 식각일 수 있다. 내부 상호접속 재료층이 식각 성형되면, 게이트 전극(311) 상의 하드마스크층(313)이 노출된다. 그 다음 하드마스크층(313) 및 하드마스크(701)를 제거한다.
도 8A는 하드마스크층(701)을 마스크로 하여 건식 식각을 이용하여 내부 상호접속층(801)을 형성하는 실례를 나타낸다. 바람직한 일 실시예에서는, 도 8B에서 나타낸 바와 같이, 내부 상호접속 재료층에 대해 건식 식각을 진행한 후, 제어 가능한 습식 식각 처리를 진행하여 원하지 않는 내부 상호접속 재료의 잔류물을 제거함으로써, 윤곽을 일정하게 보정 한다. 도 8B에서는, 하드마스크(701) 및 하드마스크(313)은 이미 제거되었다.
여기서 나타낸 윤곽은 단지 예시적인 것으로 이해되어야 한다. 통상의 기술자라면, 상이한 식각 방법과 식각 조건은 상이한 윤곽을 형성할 수 있고, 이들은 모두 본 발명의 범위 내에 있음을 이해할 수 있을 것이다.
일부 바람직한 실시예에서 내부 상호접속층의 두께는 약 10Å 내지 50Å일 수 있다.
이어서, 바람직한 일 실시예에서는, 도 9에 도시한 바와 같이 내부 상호접속층(801) 및 다결정 실리콘 게이트 전극(311)의 표면에 실리사이드층(901, 903)을 형성할 수 있어서, 접촉 저항을 줄이는 데 유리하게 된다. 그러나 본 발명은, 이러한 구성에 한정되지 않는다.
이후, 도 10에 도시한 바와 같이, 예를 들면 TEOS(테트라에틸오소실리케이트, Tetraethyl orthosilicate) 등을 이용하여 기판 상에 절연층(115)을 형성하여 게이트 전극 구조와 내부 상호접속층(및 선택적으로 상기의 실리사이드층도 포함함)을 커버하고, 절연층(115)에서 원하는 위치에 상기 절연층(115)을 관통하는 접촉 홀을 형성하며, 접촉 홀 내에 내부 상호접속층(801)(또는 선택적으로 내부 상호접속층(801) 상의 실리사이드층(901)도 포함함)에 이르는 접촉부재(117)를 형성한다. 이미 알려진 또는 장래에 개발되는 재료, 공정, 단계 등을 이용하여 절연층(115), 접촉 홀 및 접촉부재 등을 형성할 수 있다.
이상에서는, 도 2 내지 10을 참조하여 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 과정을 설명하였고, 여기서 내부 상호접속층은 다결정 실리콘으로 형성되었다.
도 11은 본 발명의 다른 일 실시예에 따르는 반도체 장치를 개략적으로 나타낸 단면도이다. 도 11에 도시한 바와 같이, 내부 상호접속층(1101)은 금속(예를 들면, 알루미늄)으로 형성된다. 바람직한 실시예에서는, 활성영역의 접속용 표면에 실리사이드층이 형성되어 있고, 이러한 실리사이드층은 접촉저항을 줄일 수 있으며, 또한 기판(예를 들면, 실리콘 기판)으로의 금속 확산을 방지할 수 있다.
도 12는 본 발명의 다른 일 실시예에 따르는 반도체 장치를 개략적으로 나타낸 단면도이다. 도 12에 도시한 바와 같이, 내부 상호접속층(1201)은 게이트 전극용 스페이서와 중첩되지 않고, 스페이서와 일정한 거리를 두고 떨어질 수 있다.
따라서, 본 발명은 반도체 장치를 더 제공한다. 상기 반도체 장치는 활성영역(103)과 상기 활성영역(103)에 인접된 적어도 하나의 트렌치 격리영역(105, 107)을 포함하는 기판(101); 상기 활성영역(103)에 위치하는 게이트 전극 구조; 상기 기판(101) 상에 위치하고 상기 게이트 전극 구조의 측면에 있으며, 또한 적어도 상기 활성영역(103)의 일부분과 상응한 트렌치 격리영역(105 또는 107)의 적어도 일부분을 커버하는 적어도 하나의 내부 상호접속층(801)을 포함한다.
일 실시예에서, 도 3에 도시한 바와 같이, 상기 게이트 전극 구조는, 상기 활성영역(103) 상에 형성되는 게이트 절연층(309); 상기 게이트 절연층(309) 상에 위치하는 게이트 전극(311); 상기 게이트 전극(311) 상에 위치하는 하드마스크층(313); 및 적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치하는 스페이서(315)를 포함할 수 있다.
또 다른 일 실시예에서는, 도 8에 도시한 바와 같이 상기 게이트 전극 구조는, 상기 활성영역(103)에 형성되는 게이트 절연층(309); 상기 게이트 절연층(309) 상에 위치하는 게이트 전극(311); 및 적어도 상기 게이트 전극의 측면에 위치하는 스페이서(315)를 포함할 수 있다.
전술한 바와 같이, 내부 상호접속층은 다결정 실리콘(도핑된 다결정 실리콘이 바람직함) 또는 금속(예를 들면, 알루미늄)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않음을 이해하여야 한다.
일 실시예에서, 내부 상호접속층의 두께는 약 10Å 내지 50Å이다.
그 밖에, 도 8에 도시한 바와 같이, 내부 상호접속층은 상기 게이트 전극 구조 내에 위치하는 스페이서 상의 부분을 더 포함할 수 있다.
일 실시예에서, 상기 반도체 장치는 상기 내부 상호접속층에 접속되는 접촉부재를 더 포함할 수 있다. 다른 일 실시예에서, 상기 내부 상호접속층은 다결정 실리콘으로 형성되고, 이 경우, 상기 반도체 장치는 내부 상호접속층과 접촉부재 사이의 접촉 저항을 줄이기 위하여, 바람직하게는 상기 내부 상호접속층과 상기 접촉부재 사이에 형성된 실리사이드층을 더 포함할 수 있다.
본 발명의 다양한 실시예들에 따르면, 내부 상호접속층을 제공하였기 때문에, 접촉부재를 활성영역(또는 그 위의 실리사이드층)에 직접 접속할 필요 없이 상기 내부 상호접속층을 접촉부재의 상호접속에 사용할 수 있다. 종래기술에서 접촉부재는 상기 활성영역(또는 그 위의 실리사이드층)에 직접 접속되므로, 접촉부재의 사이즈 및 접촉부재(접촉 홀)-활성영역 설계 규칙이 한정한 최소 커버를 더 이상 줄이기 어렵다. 따라서, 도 10에 나타난 바와 같이, 종래기술에 비해 본 발명은 활성영역의 사이즈를 대폭 줄이고, 특히 게이트 전극에서 격리 영역까지의 거리를 줄일 수 있으므로, 비싼 차세대 공정 기술을 사용할 필요가 없다.
여기까지 본 발명에 따른 반도체 장치 및 그 제조 방법을 상세하게 설명하였다. 본 발명의 기술적 사상이 모호하게 되는 것을 피하기 위하여, 본 기술분야에서 공지된 일부 세부사항에 대해서는 설명하지 않았다. 통상의 기술자는 본 명세서에 기재된 교시에 따라, 본 명세서를 통해 제공된 기술 및 그 구체적인 세부사항이 어떻게 실시되고 있는지를 명확하게 알 수 있을 것이다.
비록 이미 실시예들을 통해 본 발명의 일부 특정 실시예에 대해 상세하게 설명하였으나, 통상의 기술자라면 이상의 실시예들는 단지 본 발명의 설명을 위한 것일 뿐, 본 발명의 범위를 한정하는 것이 아니며, 또한 본 발명의 각 실시예 및 그 예시는 자유롭게 조합될 수 있음을 이해할 수 있을 것이다. 따라서, 통상의 기술자는 본 발명의 범위와 사상을 벗어나지 않는 범위 내에서, 본 발명의 실시예에 대해 여러 가지 수정과 변경을 적용할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 이하의 청구범위에 의해서만 한정된다.

Claims (16)

  1. 활성영역과 상기 활성영역에 인접하는 적어도 하나의 트렌치 격리영역을 포함하는 기판을 제공하는 단계;
    상기 활성영역에 게이트 전극 구조를 형성하는 단계; 및
    상기 기판 상에 위치하고, 상기 게이트 전극 구조의 측면에 위치하며, 적어도 상기 활성영역의 일부 및 이에 상응하는 트렌치 격리영역의 적어도 일부를 커버하는 적어도 하나의 내부 상호접속층을 형성하는 단계
    를 포함하는,
    반도체 제조 방법.
  2. 제1항에 있어서,
    상기 활성영역에 게이트 전극 구조를 형성하는 단계는,
    상기 활성영역에, 게이트 절연층, 상기 게이트 절연층 상의 게이트 전극, 및 상기 게이트 전극 상의 하드마스크층을 형성하는 단계; 및
    적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치하는 게이트 전극용 스페이서를 형성하는 단계
    를 포함하는, 반도체 제조 방법.
  3. 제1항에 있어서,
    상기 기판 상에 적어도 하나의 내부 상호접속층을 형성하는 단계는,
    상기 트렌치 격리영역, 상기 활성영역과 상기 게이트 전극 구조를 커버하도록 내부 상호접속 재료층을 형성하는 단계;
    상기 내부 상호접속 재료층에 패턴화된 하드마스크층을 형성하는 단계; 및
    상기 패턴화된 하드마스크층 패턴을 마스크로 하여, 상기 내부 상호접속 재료층을 식각함으로써 상기 적어도 하나의 내부 상호접속층을 형성하는 단계
    를 포함하는, 반도체 제조 방법.
  4. 제1항에 있어서,
    상기 내부 상호접속층은 다결정 실리콘 또는 금속을 포함하는, 반도체 제조 방법.
  5. 제1항에 있어서,
    상기 내부 상호접속층의 두께는 10Å 이상 50Å 이하인, 반도체 제조 방법.
  6. 제1항에 있어서,
    상기 내부 상호접속층은 상기 게이트 전극 구조 내에 위치하는 스페이서 상의 일부를 더 포함하는, 반도체 제조 방법.
  7. 제1항에 있어서,
    상기 내부 상호접속층에 이르는 접촉부재를 형성하는 단계를 더 포함하는, 반도체 제조 방법.
  8. 제1항에 있어서,
    상기 내부 상호접속층은 다결정 실리콘을 포함하고,
    상기 내부 상호접속층의 표면의 적어도 일부에 실리사이드층을 형성하는 단계; 및
    상기 실리사이드층에 이르는 접촉부재를 형성하는 단계
    를 더 포함하는, 반도체 제조 방법.
  9. 활성영역과 상기 활성영역에 인접하는 적어도 하나의 트렌치 격리영역을 포함하는 기판;
    상기 활성영역에 위치하는 게이트 전극 구조; 및
    상기 기판 상에 위치하고, 상기 게이트 전극 구조의 측면에 위치하며, 적어도 상기 활성영역의 일부 및 이에 상응하는 트렌치 격리영역의 적어도 일부를 커버하는 적어도 하나의 내부 상호접속층을 포함하는,
    반도체 장치.
  10. 제9항에 있어서,
    상기 게이트 전극 구조는,
    상기 활성영역에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 위치하는 게이트 전극; 및
    적어도 상기 게이트 전극의 측면에 위치하는 스페이서
    를 포함하는, 반도체 장치.
  11. 제9항에 있어서,
    상기 게이트 전극 구조는,
    상기 활성영역에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 하드마스크층; 및
    적어도 상기 게이트 전극과 상기 하드마스크층의 측면에 위치하는 스페이서를 포함하는, 반도체 장치.
  12. 제9항에 있어서,
    상기 내부 상호접속층은 다결정 실리콘 또는 금속을 포함하는, 반도체 장치.
  13. 제9항에 있어서,
    상기 내부 상호접속층의 두께는 10Å 이상 50Å 이하인, 반도체 장치.
  14. 제9항에 있어서,
    상기 내부 상호접속층은 상기 게이트 전극 구조 내에 위치한 스페이서 상의 일부를 포함하는, 반도체 장치.
  15. 제9항에 있어서,
    상기 내부 상호접속층에 접속되는 접촉부재를 더 포함하는, 반도체 장치.
  16. 제9항에 있어서,
    상기 내부 상호접속층은 다결정 실리콘로 형성되고,
    상기 반도체 장치는,
    접촉부재; 및
    상기 내부 상호접속층과 상기 접촉부재 사이에 형성되는 금속 실리사이드층
    을 더 포함하는, 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160018221A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN107527953B (zh) * 2016-06-22 2020-06-30 中芯国际集成电路制造（天津）有限公司 半导体器件及其制备方法
CN107644907B (zh) * 2016-07-22 2020-12-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
CN106981484A (zh) * 2017-03-28 2017-07-25 上海理工大学 利用局部互连缩小标准单元库面积的版图设计方法
CN110571186B (zh) * 2018-06-05 2021-10-01 中芯国际集成电路制造(上海)有限公司 金属纳米线的制造方法与半导体器件及其制造方法
CN110729232B (zh) * 2018-07-17 2022-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件、其制作方法及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822749A (en) * 1987-08-27 1989-04-18 North American Philips Corporation, Signetics Division Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
US5955770A (en) * 1994-10-31 1999-09-21 Stmicroelectronics, Inc. Method of forming raised source/drain regions in an integrated circuit
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
US20010045650A1 (en) * 1999-08-02 2001-11-29 Jigish D. Trivedi Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same
US6403458B2 (en) * 1998-04-03 2002-06-11 Micron Technology, Inc. Method for fabricating local interconnect structure for integrated circuit devices, source structures
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon
JP2005501416A (ja) * 2001-08-29 2005-01-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ バンプブリッジを備える集積回路デバイス及びその製造方法
US7465972B2 (en) * 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
US7321130B2 (en) * 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
CN101621030B (zh) * 2008-07-02 2011-01-12 中芯国际集成电路制造(上海)有限公司 具有多晶硅接触的自对准mos结构
US8377777B2 (en) * 2010-04-21 2013-02-19 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method of fabricating the same

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