CN110729232B - 半导体器件、其制作方法及电子设备 - Google Patents

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Abstract

本发明涉及半导体器件、其制作方法及电子设备，所述半导体器件包括在半导体衬底上的第一方向上间隔排列的多个栅极结构和多个高度调节单元，其中，相邻两个栅极结构之间形成有沿第二方向延伸的间隙，高度调节单元位于所述间隙在第二方向的延伸线上，互连层填充所述间隙并延伸覆盖于高度调节单元，而硅化层覆盖所述互连层。上述方案中高度调节单元可以抬高位于间隙之外的互连层的下表面的高度，从而减小填充间隙的互连层的上表面与位于间隙之外的互连层上表面之间的高度落差以改善互连层的平整性，进而提高硅化层在互连层上的覆盖能力，本发明另外还提供了上述半导体器件的制作方法以及包括上述半导体器件的电子设备。

Description

半导体器件、其制作方法及电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件、其制作方法及电子设备。
背景技术
在传统半导体制造工艺中,多晶硅(polysilicon)常用作金属氧化物半导体器件(以下简称MOS器件)的栅极(P1)。随着半导体工艺技术的不断发展，为了提高器件的密度，多晶硅局部互连技术还将多晶硅用作MOS器件的互连层，其原理是引入互连多晶硅层(P2)，利用该互连多晶硅层将诸如源/漏极或栅极的电性连接延伸至隔离结构(如浅沟槽隔离，STI)所在区域即隔离区，从而MOS器件的接触孔(CT)可以形成在隔离区，使得MOS器件的源/漏极的宽度可以缩小，从而可以有效地缩小MOS器件的面积。
随着器件面积的缩小，在器件有源区设计的多个栅极之间的距离也越来越近，而互连多晶硅层形成在多个栅极之间，并延伸至有源区以外的隔离区，导致在多个栅极之间所形成的互连多晶硅层表面的高度远高于隔离区的互连多晶硅层表面的高度，使得连接有源区和隔离区的互连多晶硅层上形成了落差较大的台阶，后续在互连多晶硅层表面形成硅化物时，硅化物较难连续形成于该台阶的侧面。
发明内容
本发明要解决的技术问题是在栅极之间所形成的互连多晶硅层表面高于隔离区的互连多晶硅层表面的问题。
为解决上述问题，在本发明的一方面，提供了一种半导体器件，包括：半导体衬底，所述半导体衬底内布置有相邻的有源区和隔离区；在所述半导体衬底的有源区上沿第一方向排布的多个栅极结构，相邻两个所述栅极结构之间形成有沿第二方向延伸的间隙；在所述第一方向与所述多个栅极结构间隔排列且位于所述半导体衬底的隔离区上表面的多个高度调节单元，所述高度调节单元位于所述间隙在所述第二方向的延伸线上；互连层，所述互连层填充所述间隙并延伸覆盖所述高度调节单元；以及硅化层，所述硅化层覆盖所述互连层。
可选的，所述栅极结构包括栅极和覆盖于所述栅极两侧的侧墙，所述高度调节单元为绝缘材料。
可选的，所述栅极和所述互连层的材料都包括多晶硅，所述高度调节单元与所述侧墙包括相同的材料。
可选的，所述侧墙为叠层结构并包括TEOS层，所述高度调节单元的材料与所述TEOS层的材料相同。所述高度调节单元的高度为750～850埃。
可选的，所述硅化层的材料包括钴的硅化物。
可选的，所述半导体衬底包括沿所述第二方向相邻设置的有源区和隔离区，所述栅极结构位于所述有源区，所述高度调节单元位于所述隔离区。
在本发明的另一方面，还提供一种半导体器件的制作方法，包括以下步骤：提供半导体衬底，所述半导体衬底内布置有相邻的有源区和隔离区，在所述半导体衬底的有源区上沿第一方向形成有多个栅极结构，相邻两个所述栅极结构之间形成有沿第二方向延伸的间隙；在所述半导体衬底的隔离区上表面形成多个高度调节单元，所述多个高度调节单元在所述第一方向与所述多个栅极结构间隔排列，所述高度调节单元位于所述间隙在所述第二方向的延伸线上；形成互连层，所述互连层填充所述间隙并延伸覆盖所述高度调节单元；以及形成硅化层，所述硅化层覆盖所述互连层。
可选的，所述栅极结构包括栅极和覆盖于所述栅极两侧的侧墙，所述高度调节单元与所述侧墙利用相同的成膜和图形化工艺形成。
在本发明的再一方面，还提供一种电子设备，所述电子设备包括上述半导体器件以及与上述半导体器件相连接的电子组件。
本发明提供的半导体器件，利用高度调节单元抬高了互连层位于间隙之外的延伸部分的下表面的高度，从而可以减小填充于间隙的互连层的上表面与位于间隙之外的互连层上表面之间的高度落差，有利于形成表面较平坦的互连层，从而提高硅化层在互连层表面的形成能力。进一步的，高度调节单元可以与栅极结构的侧墙包括相同的材料，即可以利用相同的成膜和图形化工艺形成侧墙和所述高度调节单元，从而节约工序。
此外，本发明还提供了一种电子设备，所述电子设备包括上述半导体器件以及与所述半导体器件相连接的电子组件。由于包括上述半导体器件，因而本发明提供的电子设备具有与上述半导体器件类似的优点。
附图说明
图1是一种具有多晶硅互连层的半导体器件的俯视图。
图2是图1中AA'方向的剖面示意图。
图3是图1中AA'方向的透射电子显微镜照片。
图4是本发明实施例的半导体器件的制作方法的流程图。
图5是本发明实施例的半导体器件的俯视图。
图6至图8是本发明实施例的半导体器件的制作方法形成高度调节单元的剖面示意图。
图9是本发明实施例的半导体器件的制作方法在形成互连层后的剖面示意图。
图10是本发明实施例的半导体器件的制作方法在形成硅化层后的剖面示意图。
附图标记说明：
100、200-半导体衬底；110、210-有源区；120、220-隔离区；121、221-隔离结构；111、211-栅极结构；112-第二多晶硅层；10、20-接触插塞；113、224-硅化层；211a-间隙；230-高度调节层；240-掩模层；222-高度调节单元；223-互连层；223a-第一互连层；223b-第二互连层。
具体实施方式
以下结合附图和具体实施例对本发明的半导体器件、其制作方法及电子设备作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，在下文的描述中，给出了诸多具体的细节和数值以便提供对本发明更为彻底的理解，然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施，在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。并且，如果本文所述的方法包括一系列步骤，则本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了更清楚理解采用多晶硅局部互连技术的半导体器件在形成互连多晶硅层以及硅化层时存在的问题，下面首先结合图1和图2对一种具有多晶硅互连层的半导体器件及其形成方法进行简要说明。图1是一种具有多晶硅互连层的半导体器件的俯视图。图2是图1中AA'方向的剖面示意图。
参照图1和图2，半导体衬底100上设置有相邻的有源区110和隔离区120，在隔离区120形成有隔离结构121以便限定有源区110的范围。在有源区110形成有第一多晶硅层，同一有源区110内的第一多晶硅层包括多个互相平行的栅极结构111，栅极结构111可包括栅极以及位于栅极两侧的侧墙，第二多晶硅层112形成于多个栅极结构111之间，即填充栅极结构111之间的间隙(poly space)并且还延伸至隔离区120形成于隔离结构121上方。第二多晶硅层121的作用是作为多晶硅互连层将半导体器件的源/漏极或栅极的电性连接延伸至隔离区120，从而接触插塞10可形成于隔离结构121上方，有利于缩小半导体器件的尺寸。
然而，随着工艺节点的下降，栅极结构111之间的间隙宽度d逐渐减小，例如一种已知的半导体器件中，该间隙宽度d已降低至0.22微米(μm)，狭窄的间隙使得填充于该间隙的第二多晶硅层112厚度增加较间隙以外区域更快，与形成于隔离结构121上的部分相比，第二多晶硅层112形成于栅极结构111间隙所在区域的部分的上表面更高，使得第二多晶硅层112的上表面形成较大的高度落差D(或台阶)，实际中该高度落差D甚至大于
Figure GDA0003361699370000041
过大的高度落差D导致在第二多晶硅层112表面形成硅化物113以降低接触电阻时，硅化物113难以在对应于该高度落差的侧表面形成。
图3是图1中AA'方向的透射电子显微镜(TEM)照片。如图3所示，硅化层113形成于第二多晶硅层112表面，但是第二多晶硅层112在有源区110和隔离区120的高度落差太大，导致硅化层113在第二多晶硅层112的侧表面上覆盖较少甚至不覆盖，造成第二多晶硅层112的侧壁的接触电阻增大，使所形成的半导体器件的性能变差。
针对上述情况，本发明提出了一种半导体器件的制作方法，通过降低第二多晶硅层在有源区和隔离区的高度落差，有利于提高硅化物在第二多晶硅层上的覆盖能力。
图4是本发明实施例的半导体器件的制作方法的流程图。如图4所示，所述半导体器件的制作方法包括以下步骤：
S1：提供半导体衬底，在所述半导体衬底上沿第一方向形成有多个栅极结构，相邻两个所述栅极结构之间形成有沿第二方向延伸的间隙；
S2：在所述半导体衬底上方形成多个高度调节单元，所述多个高度调节单元在所述第一方向与所述多个栅极结构间隔排列，所述高度调节单元位于所述间隙在所述第二方向的延伸线上；
S3：形成互连层，所述互连层填充所述间隙并延伸覆盖所述高度调节单元；
S4：形成硅化层，所述硅化层覆盖所述互连层。
本发明提出的半导体器件的制作方法，在所述第一方向形成了与所述多个栅极结构间隔排列的高度调节单元，从而抬高了形成有高度调节单元的半导体衬底表面的高度，在形成互连层时，虽然在栅极结构的间隙形成的互连层由于间隙狭窄而厚度较间隙延伸方向上的互连层更大，但是由于在所述间隙的延伸线上形成了高度调节单元，使得延伸覆盖至所述高度调节单元的互连层的下表面被提高，从而填充于间隙的部分互连层上表面与在间隙的延伸线上的互连层上表面之间的高度差降低，有利于提高硅化层在所述互连层表面的覆盖能力，也即可以降低所形成的半导体器件的接触电阻，提高半导体器件的性能。
此外，本发明的半导体器件的制作方法中高度调节单元可以与栅极结构的侧墙在同一工艺中形成，因此不会显著增加成本。
为了彻底理解本发明，将本发明的半导体器件的制作方法利用较佳实施例详细描述如下，然而除了本文的描述外，本发明还可以具有其他实施方式。
图5是本发明实施例的半导体器件的俯视示意图。图6至图8是本发明实施例的半导体器件的制作方法形成高度调节单元的剖面示意图。图9是本发明实施例的半导体器件的制作方法在形成互连层后的剖面示意图。图10是本发明实施例的半导体器件的制作方法在形成硅化层后的剖面示意图。其中，图6至图10可以看作是沿图5中的BB'方向的剖面示意图。以下参照图4至图10对本实施例的半导体器件的制作方法进行详细描述。
参照图5，执行步骤S1，提供半导体衬底200，在半导体衬底200上沿第一方向OX形成有多个栅极结构211，相邻两个栅极结构211之间形成有沿第二方向OY延伸的间隙211a。
半导体衬底200可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗衬底、绝缘体上锗硅衬底、玻璃衬底、氮化镓衬底、砷化镓衬底等，并且，在半导体衬底200中可以形成有掺杂区域。本实施例中，半导体衬底200的材料例如是单晶硅。半导体衬底200的材料选择并不受限制，可以根据工艺需求选择适合的材料，只要能够满足特定的工艺需求则可。
半导体衬底200内布置有相邻的有源区210和隔离区220，在有源区210的半导体衬底200上方形成有多个栅极结构211，相邻两个栅极结构211之间的间隙与隔离区220相连。
半导体衬底200上可包括一个或多个有源区210以及与有源区210相邻的隔离区220。隔离区220限定了有源区210的范围，在隔离区220形成有隔离结构221，隔离结构221例如是浅沟槽隔离结构(STI)为了清楚起见，以在第二方向OY相邻设置的有源区210和隔离区220为例进行说明。
作为示例，本实施例中包括两个有源区210以及介于这两个有源区210之间的隔离区220，并且有源区210和隔离区220在第二方向OY相邻设置。每个有源区210均可以形成有多个栅极结构211，为了清楚起见，本实施例重点以同一有源区210上的相邻两个栅极结构211之间的间隙211a进行说明。在另一有源区210也可形成有沿第一方向OX形成的多个栅极结构以及对应的间隙，位于不同区域的有源区210上的栅极结构211例如一一对应的位于第二方向OY的同一直线上。但不限于此，位于不同区域的有源区210上的栅极结构211也可以不处于同一直线上，而后续形成的互连层仍然填充栅极结构211之间的间隙并延伸形成于与所述间隙连接的隔离区220。
半导体衬底200上的有源区210用于形成半导体器件，本实施例中的半导体器件例如是MOS器件，其包括在有源区210形成的多个栅极结构211，示例性的，对于在同一有源区210形成的多个栅极结构211，在其长度方向上互相平行，相邻两个栅极结构211之间具有间隙211a。半导体器件也可以是非MOS器件、其他集成电路、非集成电路或电子结构。在另一实施例中，栅极结构211也可以具有例如L型、T型、U型等形状，并且多个栅极结构211之间也可以是不平行的。
栅极结构211的形成方法示例性描述如下：首先在半导体衬底200上形成图形化的栅极氧化层，然后在栅极氧化层上方形成栅极层并图形化形成多个栅极，接着在每个栅极的两侧形成侧墙(spacer)，从而形成栅极结构211。其中，栅极层的材料包括多晶硅。所述侧墙保护栅极的侧面并限定了栅极区的范围，所述侧墙可以是单层结构或叠层结构，侧墙的材料可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或组合；所述侧墙还可以包括TEOS(正硅酸乙酯，分子式是Si(OC2H5)4)层，当满足某个工艺条件时，例如约700摄氏度、50Pa的条件下，TEOS会分解形成氧化硅。
由于多个栅极之间的距离较小，在形成上述侧墙之后，同一有源区210的相邻两个栅极结构211之间的间隙211a更加狭窄，在间隙211a和与之相连的隔离区220形成互连层时，填充在间隙211a内的互连层的厚度增加较快，相应的，在较为宽敞的隔离区220形成的互连层的厚度增加较慢，会导致互连层在有源区210的上表面和在隔离区220的上表面形成台阶，该台阶高度太高对后续在互连层表面形成硅化物不利。
本实施例为了降低该台阶的高度，如步骤S2所述在与间隙211a连接的隔离区220的半导体衬底200上方形成高度调节单元222，从而高度调节单元222的上表面高于半导体衬底200的表面。
参照图6至图8，高度调节单元222的形成方法可包括以下过程：首先如图6，在半导体衬底200表面形成高度调节层230，高度调节层230可以包括一层或两层以上的绝缘材料，高度调节层230的材料可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或组合；然后如图7，在高度调节层230上方形成掩模层240，掩模层240例如包括旋涂形成的光刻胶，接着如图8，进行光刻使掩模层240图形化，并然后以剩余的掩模层240为掩模，刻蚀高度调节层230，从而在与间隙211a连接的隔离区220的半导体衬底200上形成高度调节单元222。
需要说明的是，本实施例中高度调节单元222的作用主要是为了抬高后续在隔离区220形成的互连层的高度，因而根据工艺设计和需要，高度调节单元222可以在与间隙211a连接的隔离区220形成，并且优选的，高度调节单元222的上表面可以包括沿间隙211a向隔离区220的方向高度逐渐增加的部分，以便后续形成的互连层的上表面更加平坦。高度调节单元222在本实施例中的技术效果主要是抬高后续位于隔离区220的互连层的下表面高度，以便减小互连层的上表面从间隙211a所在区域至隔离区220的高度落差。
为了简化工艺，整合工艺步骤，优选实施例中，高度调节单元222可以与半导体衬底200上其他部件的制作在一次成膜和图形化工艺中形成。本实施例中，高度调节单元222可以在制作栅极结构211的过程中形成。例如，在制作栅极结构211的侧壁时，可以调整侧壁的掩模图案，使得在形成侧墙的同一成膜和图形化工艺中，还在与间隙211a连接的隔离区220形成高度调节单元222，也即利用与所述侧墙相同的材料形成高度调节单元222，从而可以优化工艺，节约工序。在另一实施例中，出于高度调节的需要，当侧墙为叠层结构时，可以利用该叠层结构中部分材料层的成膜和图形化工艺形成高度调节单元222。
本实施例中，利用侧墙中的TEOS(硅酸乙酯)层形成高度调节单元222，例如，侧墙中的TEOS层的高度约750埃至850埃，因而与TEOS层利用同一成膜和图形化工艺所形成的高度调节单元222的高度也约750埃至850埃，从而可以将覆盖至隔离区120的互连层的上表面高度抬高750埃至850埃。
参照图5及图9，接着执行步骤S3，形成互连层223，互连层223填充间隙211a并延伸覆盖高度调节单元222。
本实施例中，互连层223的材料包括多晶硅，互连层223通过在栅极和栅极之间以及栅极与源漏极之间形成局部互连，可以减少接触孔的数量，缩小源漏区的面积，进而缩小MOS器件的尺寸。
互连层223的形成方法示例性描述如下：在包括高度调节单元222的半导体衬底200上沉积多晶硅层，以合适的掩模刻蚀所述多晶硅层，从而得到用于局部互连的互连层223。
本实施例中，互连层223包括填充并覆盖间隙211a的第一互连层223a，以及延伸覆盖于高度调节单元222上的第二互连层223b，其中，第一互连层223a可与栅极结构211形成部分重叠(overlap)，即互连层223也可以包括覆盖在栅极结构211上方的部分以进行局部互连，在另一实施例中，互连层223也可以不与栅极结构211重叠，而是通过与栅极结构211的某些暴露的栅极接触以进行局部互连，互连层223也可以与源漏极接触以进行局部互连。互连层223的沉积和图形化可以采用本领域技术人员公知的技术，此处不再赘述。
可见，由于在与间隙211a连接的隔离区220形成了高度调节单元222，高度调节单元222抬高了第二互连层223b的下表面高度。因而相对于不形成高度调节单元222的情形，本实施例中第一互连层223a和第二互连层223b的上表面之间的高度差D'可以大大减小甚至消失。例如，相较于不设置高度调节单元222时互连层的上表面会形成约1000埃至1300埃的高度差，利用本实施例的方法，当由TEOS形成的高度调节单元222的厚度为750埃至850埃，互连层223上表面的高度差可以小于500埃，大大的改善了互连层223的平整性，降低了在互连层223上形成硅化物的难度。
参照图10，在形成互连层223后，执行步骤S4，形成硅化层224，硅化层224覆盖互连层223。
在互连层223的表面形成硅化层224的目的是降低后续在互连层上方形成的导电材料与互连层223的接触电阻。硅化层224的形成方法示例性的描述如下：在半导体衬底200表面溅镀金属层，金属层可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，本实施例中金属层的材料包括钴，其厚度约100埃至120埃；然后加热半导体衬底200，进行快速升温退火工艺，使与互连层223接触的金属层与互连层中的硅发生硅化作用而形成硅化层224，即完成自对准金属硅化物工艺(salicide)；接着可使用可去除剩余的金属层但与金属硅化物层不发生反应的蚀刻剂将剩余的金属层去除。
本实施例在形成互连层223之前，在与间隙211a连接的隔离区220形成了高度调节单元222以将位于间隙211a在第二方向OY的延伸线上(或隔离区220)的互连层223的下表面抬高，在形成硅化层224时，硅化层224更容易形成于互连层223的表面，从而可以降低互连层223表面的接触电阻，提高所形成的例如MOS器件的性能。
在形成硅化物224之后，可以在隔离区220的互连层223上方形成接触插塞20以将诸如源/漏极或栅极的电性连接引出。
本领域技术人员应当理解，根据工艺需求的不同可以调节高度调节单元222的位置和厚度，使其实现调节隔离区220的互连层223高度的作用，并且，通过调节，互连层223在第一互连区域223a和第二互连区域223b的表面高度差D'可以接近于或等于零。
参照图5和图10，本实施例还包括一种半导体器件，包括：
半导体衬底200；
在半导体衬底200上沿第一方向OX排布的多个栅极结构211，相邻两个栅极结构211之间形成有沿第二方向OY延伸的间隙211a；
在第一方向OX与多个栅极结构211间隔排列的多个高度调节单元222，高度调节单元222位于间隙211a在第二方向OY的延伸线上；
互连层223，互连层223填充间隙211a并且延伸覆盖高度调节单元222；以及
硅化层224，硅化层224覆盖互连层223。
具体的，栅极结构211和互连层223的材料可都包括多晶硅，并采用诸如CVD、PVD等工艺形成，根据工艺的需要，利用多晶硅局部互连技术，可将栅极结构211和互连层223采用本领域技术人员公知的方法图形化，例如，参照图5，有源区210可形成多个互相平行的栅极结构211。第一方向OX与第二方向OY可以相互垂直。
互连层223可包括填充并覆盖间隙211a的第一互连层223a，以及延伸覆盖于高度调节单元222上的第二互连层223b，利用高度调节单元222，半导体衬底200中隔离区220(或隔离结构221)的表面被抬高，使得第一互连层223a和第二互连层223b的上表面高度差D'较小，从而有利于硅化物在互连层223的上表面形成，降低互连层223上的接触电阻，提高半导体器件的性能。
进一步的，本实施例中，高度调节单元222可以与栅极结构211的侧墙属于同一工艺层(即在同一成膜和图案化工艺中形成)以节约工序。所述侧墙可以为单层结构或叠层结构，当该侧墙为叠层结构时，高度调节单元222也可以仅与所述叠层结构中的某一层属于同一工艺层，从而高度调节单元222的厚度可以根据工艺需要调节。
本实施例中，所述侧墙的材料包括TEOS层，从而高度调节单元222的材料可以包括TEOS层，其高度(即高度调节单元222的与半导体衬底200接触的表面和远离半导体衬底200的表面之间的距离)约750埃至850埃。
硅化层224的材料可包括镍、钴或铂中的一种或其组合的硅化物，本实施例中硅化层224例如是钴的硅化物。
此外，在半导体衬底200中还可以设置有其他导电构件和结构，例如源极、漏极及接触插塞20，其形成方法可以是本领域技术人员公知的方法，此处不再赘述。
本实施例还包括一种电子设备，包括上述半导体器件以及与所述半导体器件相连的电子组件。示例性的，参照图5和图10，该半导体器件包括相邻的有源区210和隔离区220，其中有源区210形成有沿第一方向OX排布的多个栅极结构211，其中相邻的两个栅极结构211之间具有间隙211a；在隔离区220形成的多个高度调节单元222，多个栅极结构211与多个高度调节单元222间隔排列，且高度调节单元222位于间隙211a的延伸线上；互连层223，互连层223填充间隙211a并且延伸覆盖高度调节单元222；以及硅化层224，硅化层224覆盖互连层223。
所述电子设备可以包括MOS器件、非MOS器件、其他集成电路、电子装置等任何电子组件。
本实施例的电子设备，可以选自手机、PDA(Personal Digital Assistant，掌上电脑)、平板电脑(pad)、笔记本电脑、游戏机、电视机、VCD((Video Compact Disc；视频高密光盘)、DVD(Digital Video Disc，数字化视频光盘)、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP(PlayStation Portable，掌上游戏机)等任何电子产品或设备，也可以是任何包括上述半导体器件的中间产品。
由于本实施例的电子装置所包含的半导体器件中，高度调节单元222抬高了在隔离区220形成的互连层223的下表面的高度，从而有利于减小互连层223在有源区210和隔离区220的上表面高度差，即有利于形成平坦的互连层223，使得硅化层在互连层223上形成较均匀和连续的覆盖，从而可降低该半导体器件的互连层223表面的接触电阻，提高该半导体器件的电性功能。因而该电子装置具有类似的优点。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底内布置有相邻的有源区和隔离区；
在所述半导体衬底的有源区上沿第一方向排布的多个栅极结构，相邻两个所述栅极结构之间形成有沿第二方向延伸的间隙；
在所述第一方向与所述多个栅极结构间隔排列且位于所述半导体衬底的隔离区上表面的多个高度调节单元，所述高度调节单元位于所述间隙在所述第二方向的延伸线上；
互连层，所述互连层填充所述间隙并延伸覆盖所述高度调节单元；以及
硅化层，所述硅化层覆盖所述互连层。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括栅极和覆盖于所述栅极两侧的侧墙，所述高度调节单元为绝缘材料。
3.如权利要求2所述的半导体器件，其特征在于，所述栅极和所述互连层的材料都包括多晶硅，所述高度调节单元与所述侧墙包括相同的材料。
4.如权利要求3所述的半导体器件，其特征在于，所述侧墙为叠层结构并包括TEOS层，所述高度调节单元的材料与所述TEOS层的材料相同。
5.如权利要求1至4任一项所述的半导体器件，其特征在于，所述高度调节单元的高度为750～850埃。
6.如权利要求1至4任一项所述的半导体器件，其特征在于，所述硅化层的材料包括钴的硅化物。
7.如权利要求1至4任一项所述的半导体器件，其特征在于，所述半导体衬底包括沿所述第二方向相邻设置的有源区和隔离区，所述栅极结构位于所述有源区，所述高度调节单元位于所述隔离区。
8.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内布置有相邻的有源区和隔离区，在所述半导体衬底的有源区上沿第一方向形成有多个栅极结构，相邻两个所述栅极结构之间形成有沿第二方向延伸的间隙；
在所述半导体衬底的隔离区上表面形成多个高度调节单元，所述多个高度调节单元在所述第一方向与所述多个栅极结构间隔排列，所述高度调节单元位于所述间隙在所述第二方向的延伸线上；
形成互连层，所述互连层填充所述间隙并延伸覆盖所述高度调节单元；以及
形成硅化层，所述硅化层覆盖所述互连层。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，所述栅极结构包括栅极和覆盖于所述栅极两侧的侧墙，所述高度调节单元与所述侧墙利用相同的成膜和图形化工艺形成。
10.一种电子设备，其特征在于，所述电子设备包括如权利要求1至7任一项所述的半导体器件以及与所述半导体器件相连接的电子组件。
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