TWI722931B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件包括一基底，具有複數個接觸點；複數個栓塞，設置在該複數個接觸點上；複數個金屬間隙子，設置在該複數個栓塞上；以及複數個氣隙，分別設置在該複數個金屬間隙子之間。

Description

半導體元件及其製備方法
本申請案主張2019年10月28日申請之美國正式申請案第16/665,350號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有金屬間隙子的半導體元件，以及具有該金屬間隙子的該半導體元件之製備方法。
半導體元件係使用在不同的電子裝置的應用，例如手機及其他通訊裝置、自動電子產品，以及其他技術平台。由於用於改善在這些裝置中的功能性與微小化的需求漸增，因此半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；複數個栓塞，設置在該基底上；複數個金屬間隙子，設置在該複數個栓塞上；以及複數個氣隙，分別設置在該複數個金屬間隙子之間。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；形成複數個栓塞在該基底上；形成複數個金屬間隙子在該複數個栓塞上；以及形成複數個氣隙在該複數個栓塞之間。
在本揭露的一些實施例中，該複數個金屬間隙子包括一第一組金屬間隙子、一第二組金屬間隙子、一第三組金屬間隙子以及一第四組金屬間隙子，其中該第二組金屬間隙子設置在該第一組金屬間隙子與該的三組金屬間隙子之間，而該第三組金屬間隙子設置在該第二組金屬間隙子與該的四組金屬間隙子之間。
在本揭露的一些實施例中，該第一組金屬間隙子、該第二組金屬間隙子以及該第三組金屬間隙子分別對應設置在該複數個栓塞上，並分別對應電性連接該複數個栓塞。
在本揭露的一些實施例中，該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第一金屬間隙子設置在其中一栓塞上，該第二金屬間隙子連接到該第一金屬間隙子的一側壁。
在本揭露的一些實施例中，該第一金屬間隙子與該第二金屬間隙子的一組合下寬度，等於或大於該其中一栓塞的一上寬度。
在本揭露的一些實施例中，該半導體元件還包括一密封膜，設置在該複數個金屬間隙子上。
在本揭露的一些實施例中，該密封膜具有一厚度，約在1000Å及5000Å之間。
在本揭露的一些實施例中，該複數個氣隙設置在該密封膜下，並分別對應設置在該第一組金屬間隙子與該第二組金屬間隙子之間，以及該第三組金屬間隙子與該的四組金屬間隙子之間。
在本揭露的一些實施例中，該半導體元件還包括一第一突出部，從該第一金屬間隙子的一下部朝向該第二組金屬間隙子的方向延伸。
在本揭露的一些實施例中，該第一突出部的一寬度等於或大於該其中一栓塞的一上寬度。
在本揭露的一些實施例中，該第二金屬間隙子設置在該第一突出部上。
在本揭露的一些實施例中，該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第二金屬間隙子連接到該第一金屬間隙子的一側壁，該第三組金屬間隙子包括一第五間隙子以及一第六間隙子，該第六間隙子連接到該第五間隙子的一側壁；其中該第五間隙子具有與該第一金屬間隙子相同的一輪廓，而第六金屬間隙子具有與該第二金屬間隙子相同的一輪廓。
在本揭露的一些實施例中，該第四組金屬間隙子為一虛擬圖案(dummy pattern)。
在本揭露的一些實施例中，該半導體元件還包括一第二突出部；其中該第二組金屬間隙子包括一第四金屬間隙子以及一第二金屬間隙子，該第四金屬間隙子設置在另一栓塞上，該第二金屬間隙子連接到該第四金屬間隙子的一側壁，而該第二突出部從該第四金屬間隙子的一下部朝向該第一突出部的方向延伸。
在本揭露的一些實施例中，該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第一金屬間隙子設置在其中一栓塞上，該第二金屬間隙子設置在該第一金屬間隙子與其中一氣隙之間。
在本揭露的一些實施例中，該第一金屬間隙子、該第二金屬間隙子以及該氣隙的一組合下寬度，等於或大於該其中一栓塞的一上寬度。
在本揭露的一些實施例中，該半導體元件還包括一第一突出部，從該第一金屬間隙子朝向該氣隙的方向延伸。
在本揭露的一些實施例中，該第一突出部與該氣隙的一組合寬度，等於或大於該其中一栓塞的一上寬度。
在本揭露的一些實施例中，該第二金屬間隙子設置在該第一突出部上。
在本揭露的一些實施例中，該氣隙具有一錐形輪廓(tapering profile)。
在本揭露的一些實施例中，該氣隙具有一下寬度以及一上寬度，該上寬度大於該下寬度。
在本揭露的一些實施例中，該氣隙設置在其中一栓塞上，並暴露該其中一栓塞的一頂表面。
在本揭露的一些實施例中，該複數個栓塞設置在一隔離膜中，而該氣隙設置在該隔離膜上，並暴露位在該等栓塞之間的該隔離膜之一頂表面。
由於本揭露之半導體元件的設計，當充填有半導體元件之高深寬比的電鍍金屬結構時，可減少隙縫(seams)及空孔(voids)。因此可改善半導體元件的電傳輸效能(electrical transport performance)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。
請參考圖1，在所述的一些實施例中，一半導體元件100A可包括一基底101、複數個絕緣結構103、一主動區105、複數個摻雜區、一多晶矽線(poly line) 200、複數個接觸點403、複數個栓塞、複數個金屬間隙子、複數個氣隙600以及複數個隔離膜。
請參考圖1，在所述的實施例中，舉例來說，基底101可由下列材料所形成：矽、摻雜矽、矽鍺(silicon germanium)、絕緣層上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣層上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)、或磷化銦鎵(indium gallium phosphide)。當基底101由絕緣層上覆矽所製時，基底101可包含由矽所製的一上半導體層與一下半導體層，以及一埋入隔離層，而埋入隔離層可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一多晶矽或非晶矽氧化物、氮化物或其組合。
請參考圖1，在所述的實施例中，複數個絕緣結構103可設置在基底101中。舉例來說，複數個絕緣結構103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽 (fluoride-doped silicate)。複數個絕緣結構103可界定出基底101的主動區105。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1，在所述的實施例中，複數個摻雜區可包括一第一摻雜區107與複數個第二摻雜區301。第一摻雜區107可設置在基底101之主動區105的一上部中。第一摻雜區3107可摻雜一摻雜物，例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)、鋁或鎵(gallium)。
請參考圖1，在所述的實施例中，多晶矽線200可設置在第一摻雜區107上。多晶矽線200可包括一閘極氧化物(gate oxide)203、一多晶矽閘極(poly gate)207以及複數個間隙子211。閘極氧化物203可設置在基底101的一頂部上以及設置在多晶矽閘極207下。多晶矽閘極207可設置在基底101上以及設置在閘極氧化物203的一頂部上。閘極氧化物203與多晶矽閘極207均設置在二間隙子211之間。複數個間隙子211可設置在基底101的一頂部以及鄰近閘極氧化物203與多晶矽閘極207的側壁設置。舉例來說，閘極氧化物203可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽或其類似物所製。舉例來說，多晶矽閘極207可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽或其類似物所製。
請參考圖1，在所述的實施例中，複數個第二摻雜區301可設置在第一摻雜區107中，並分別設置在複數個絕緣結構103之間。複數個第二摻雜區301可摻雜有一摻雜物，例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)、鋁或鎵(gallium)。
請參考圖1，在所述的實施例中，複數個接觸點403可分別設置在多晶矽閘極207之一頂部與複數個第二摻雜區301上。舉例來說，複數個接觸點403可由鈷(cobalt)、鈦(titanium)、矽化鎢(tungsten-silicide)或其類似物所製。
請參考圖1，在所述的實施例中，複數個隔離膜包括一第一隔離膜901、一第二隔離膜903、一第三隔離膜905以及一密封膜907。第一隔離膜901可設置在基底101上，並覆蓋多晶矽線200與複數個接觸點403。第二隔離膜903可設置在第一隔離膜901上。第三隔離膜905可設置在第二隔離膜903上。密封膜907可設置在第三隔離膜905上。舉例來說，第一隔離膜901與第二隔離膜903可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。第三隔離膜905與密封膜907可由與第一隔離膜901相同的材料所製，但並不以此為限。複數個栓塞可設置在複數個接觸點403上。複數個栓塞可設置穿經第一隔離膜901與第二隔離膜903。舉例來說，複數個栓塞可由鋁、銅、鎢、鈷或其他適合金屬或金屬合金，或其類似物所製。特別是，複數個栓塞可包括一第一栓塞501以及多個第二栓塞503。第一栓塞501可設置在多晶矽線200上。該等第二栓塞可分別對應設置在複數個第二摻雜區301上。
請參考圖1，在所述的實施例中，複數個金屬間隙子可設置在基底101上。舉例來說，複數個金屬間隙子可由鋁、銅、鈷、落其他適合金屬或金屬合金，或其類似物所製。複數個金屬間隙子可包括一的一組金屬間隙子、一第二組金屬間隙子、一第三組金屬間隙子以及一第四組金屬間隙子。第二組金屬間隙子可設置在第一組金屬間隙子與第三組金屬間隙子之間。第三組金屬間隙子可設置在第二組金屬間隙子與第四組金屬間隙子之間。第一組金屬間隙子可設置在二第二栓塞503其中之一上。第二組金屬間隙子可設置在第一栓塞501上。第三組金屬間隙子可設置在該二第二栓塞503的另一個上。第四組金屬間隙子可設置在第二隔離膜903的一頂表面上。換言之，第一組金屬間隙子、第二組金屬間隙子以及第三組金屬間隙子可電性連接到複數個栓塞。第四組金屬間隙子可為虛擬(dummy)；意即，第四組金屬間隙子可不電性連接或耦接任何導電部件。
請參考圖1，在所述的實施例中，第一組金屬間隙子包括一第一金屬間隙子601以及一第二金屬間隙子603。第一金屬間隙子601與第二金屬間隙子603可設置在二栓塞503其中之一上以及設置在第三隔離膜905中。第一金屬間隙子601可具有二側壁。第一金屬間隙子601的其中一側壁可連接到第三隔離膜905。第二金屬間隙子603可連接到第一金屬間隙子601的另一側壁。第一金屬間隙子601與第二金屬間隙子603的一組合下寬度，可等於或大於二第二栓塞503其中之一的一上寬度。
請參考圖1，在所述的實施例中，第二組金屬間隙子包括一第三金屬間隙子605以及一第四金屬間隙子607。第三金屬間隙子605以及第四金屬間隙子607可設置在第一栓塞501上並設置在第三隔離膜905中。第四金屬間隙子604可具有二側壁。第四金屬間隙子607的其中一側壁可連接到第三隔離膜905。第三金屬間隙子605可連接到第四金屬間隙子607的另一側壁。第二金屬間隙子603與第三金屬間隙子605可相對設置。第三金屬間隙子605與第四金屬間隙子607的一組合下寬度，可等於或大於第一栓塞501的一上寬度。此外，在剖視圖中，第三金屬間隙子605與第二金屬間隙子603可具有鏡像對稱(mirror symmetry)。在剖試圖中，第四金屬間隙子607與第一金屬間隙子601可具有鏡像對稱。
請參考圖1，在所述的實施例中，第三組金屬間隙子具有一第五金屬間隙子609以及一第六金屬間隙子611。第五金屬間隙子609以及第六金屬間隙子611可設置在二第二栓塞503其中另一個上，並設置在第三隔離膜905中。第五金屬間隙子609可具有二側壁。第五金屬間隙子609的其中一側壁可連接到第三隔離膜905。第六金屬間隙子611可連接到第五金屬間隙子609的另一側壁。第五金屬間隙子609與第六金屬間隙子611的一組合下寬度，可等於或大於二第二栓塞503該其中另一個的一上寬度。第五金屬間隙子609可與第四金屬間隙子607相對設置，並以第三隔離膜905插置在其間。此外，在剖試圖中，第五金屬間隙子605可具有與第一金屬間隙子601相同的輪廓/形狀。在剖視圖中，第六金屬間隙子611可具有與第二金屬間隙子603相同的輪廓/形狀。
請參考圖1，在所述實施例中，第四組金屬間隙子包括一第七金屬間隙子613以及一第八金屬間隙子615。第七金屬間隙子613與第八金屬間隙子615可設置在第二隔離膜903的頂表面上，並設置在第三隔離膜905中。換言之，第七金屬間隙子613與第八金屬間隙子615可為虛擬(dummy)；意即，第七金屬間隙子613以及第八金屬間隙子615可不電性連接或耦接到第六金屬間隙子611。此外，在剖視圖中，第七金屬間隙子613可具有與第三金屬間隙子605相同的輪廓/形狀。在剖視圖中，第八金屬間隙子615可具有與第四金屬間隙子607相同的輪廓/形狀。再者，在剖視圖中，第七金屬間隙子613與第六金屬間隙子611可具有鏡像對稱。在剖視圖中，第八金屬間隙子615與第五金屬間隙子609可具有鏡像對稱。
請參考圖1，在所述的實施例中，複數個氣隙600可設置在基底101上，並設置在第三隔離膜905中。複數個氣隙600可分別對應設置在第一組金屬間隙子與第二組金屬間隙子之間，以及第三組金屬間隙子與第四組金屬間隙子之間。特別是，複數個氣隙600可分別對應設置在第二金屬間隙子603與第三金屬間隙子605之間，以及第六金屬間隙子611與第七金屬間隙子613之間。其中一氣隙600可分別具有空間而被密封膜907、第二金屬間隙子603、第三金屬間隙子605以及第二隔離膜903所圍繞。另一氣隙600可分別被密封膜907、第六金屬間隙子611、第七金屬間隙子613以及第二隔離膜903所圍繞。在一些實施例中，密封膜907可包含導電組件，用於將該等金屬間隙子電性連接到半導體元件100A的其他導電部件。
圖2為依據本揭露另一實施例中一種半導體元件100B的剖視示意圖。
請參考圖2，第一金屬間隙子601還可包括一第一突出部617。第一突出部617可從第一金屬間隙子601的一下部沿著一第一方向Y朝向第四金屬間隙子607的方向延伸。換言之，在剖視圖中，第一金屬間隙子601可具有一L形輪廓。第一突出部617可設置在二第二栓塞503其中之一上。第一突出部617的一寬度可等於或大於二第二栓塞503該其中之一的頂表面之寬度。第二金屬間隙子603可設置在第一突出部617上。
請參考圖2，第四金屬間隙子607還可包括一第二突出部619。第二突出部619可從第四金屬間隙子607的一下部沿著一第一方向Y朝向第一金屬間隙子601的方向延伸。換言之，在剖試圖中，第四金屬間隙子607與第一金屬間隙子601可具有一鏡像L形輪廓。第二突出部619可設置在第一栓塞501上。第二突出部619的一寬度可等於或大於第一栓塞501之上表面的寬度。第三金屬間隙子605可設置在第二突出部619上。
請參考圖2，第五金屬間隙子609還可包括一第三突出部621。第三突出部621可從第五金屬間隙子609的一下部沿著第一方向Y朝向第八金屬間隙子615的方向延伸。換言之，在剖視圖中，第五金屬間隙子609可具有一L形輪廓。第三突出部621可設置在二第二栓塞503中的另一個上。第三突出部621的一寬度可等於或大於二第二栓塞503中另一個之上表面的寬度。第六金屬間隙子611可設置在第三突出部621上。
請參考圖2，第八金屬間隙子615還可包括一第四突出部623。第四突出部623可從第八金屬間隙子615的一下部沿著一第一方向Y朝向第五金屬間隙子609的方向延伸。換言之，在剖試圖中，第八金屬間隙子615與第五金屬間隙子609可具有一鏡像L形輪廓。第四突出部623可設置在第二隔離膜903上。第七金屬間隙子613可設置在第四突出部623上。
請參考圖2，其中一氣隙600可具有空間而分別被密封膜907、第二金屬間隙子603、第三金屬間隙子605、第一突出部617、第二突出部619以及第二隔離膜903所圍繞。另一氣隙600可分別被密封膜907、第六金屬間隙子611、第七金屬間隙子613、第三突出部621、第四突出部623以及第二隔離膜903所圍繞。
圖3為依據本揭露一實施例中一種半導體元件之製備方法10的流程示意圖。圖4為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖5為依據本揭露圖4中半導體元件的頂視示意圖。
請參考圖3，在步驟S11，可提供基底101。請參考圖3，在步驟S13，複數個絕緣結構103可形成在基底101中。複數個絕緣結構103可界定出基底101的主動區105。一微影(photolithography)製程可用來圖案化基底101，以界定出複數個絕緣結構103的位置，然後可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在基底101中形成複數個絕緣結構開口。在蝕刻製程之後，可執行如熱氧化、化學氧化沉積的一氧化製程，以形成複數個絕緣結構103。
請參考圖3，在步驟S15，第一摻雜區107可形成在基底101中。第一摻雜區107可藉由一植入(implantation)製程，摻雜有一摻雜物，例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)、鋁或鎵(gallium)。
請參考圖3以及圖4與圖5，在步驟S17，多晶矽線200可形成在基底101上。請參考圖4，可執行如熱氧化或化學氧化沉積的一樣化製程，以形成一閘極氧化物層。一第一微影製程可用來圖案化閘極氧化物層，以界定出一閘極氧化物203的位置，然後可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在基底101上形成閘極氧化物203。在閘極氧化物203形成之後，可藉由例如化學氣相沉積、物理氣相沉積或濺鍍(sputtering)形成一多晶矽閘極層。一第二微影製程可用來圖案化多晶矽閘極層，以界定出一多晶矽閘極207的位置，然後執行如一非等向性乾蝕刻製程的一蝕刻製程，以在閘極氧化物203上形成多晶矽閘極207。然後，藉由例如熱氧化、化學氣相沉積或類似製程形成間隙子層(spacer layer)。請參考圖4，然後可執行如非等向性乾蝕刻製程的一蝕刻製程，以形成複數個間隙子211，複數個間隙子211係鄰近多晶矽氧化物203與多晶矽閘極207的側壁設置。
圖6至圖11為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖12為依據本揭露圖11中半導體元件的頂視示意圖。圖13至圖19為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖3及圖6，在步驟S19，複數個第二摻雜區301可形成在第一摻雜區107中，並分別形成在複數個絕緣結構103之間。複數個第二摻雜區301可藉由一植入(implantation)製程，摻雜有一摻雜物，例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)、鋁或鎵(gallium)。
請參考圖3、圖7及圖8，在步驟S21，複數個接觸點403可形成在基底101上。複數個接觸點403可分別形成在多晶矽閘極207與複數個第二摻雜區301的頂部上。請參考圖7，舉例來說，一接觸層(contact layer)可藉由沉積製程而以鈷、鈦或其他適合金屬或金屬合金所製，而沉積製程係例如化學氣相沉積、物理氣相沉積、濺鍍或類似製程。請參考圖8，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個接觸點403。
請參考圖3、圖9至圖12，在步驟S23，複數個栓塞可形成在基底101上。複數個栓塞可包括一第一栓塞201以及二第二栓塞503。請參考圖9，一第一隔離膜901可藉由如化學氣相沉積、物理氣相沉積、濺鍍或其類似製程的沉積製程所形成。請參考圖10，第二隔離膜903可藉由與形成第一隔離膜901相同的沉積製程而形成在第一隔離膜901上。請參考圖11，一微影製程可用來圖案化第二隔離膜903，以界定出複數個栓塞的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個栓塞開口，而複數個栓塞開口穿經第二隔離膜903與第一隔離膜901。在蝕刻製程之後，一導電材料藉由一金屬化製程而充填在複數個栓塞開口中，舉例來說，導電材料例如鋁、銅、鎢或其他適合金屬或金屬合金，而金屬化製程例如化學氣相沉積、物理氣相沉積、濺鍍或其類似製程。在一平面化製程之後，可形成複數個栓塞，而平坦化製程例如化學機械研磨，而平面化製程可在金屬化製程之後執行，以移除多於填充材料並提供一大致平坦表面給接下來的處理步驟。第一栓塞501可形成在多晶矽線200上，而二第二栓塞503可分別對應形成在複數個第二摻雜區301上。
請參考圖3、圖13至圖18，在步驟S25，複數個金屬間隙子可形成在基底101上。請參考圖13，一第三隔離膜905可藉由與形成第一隔離膜901相同的沉積製程而形成在第二隔離膜903上。請參考圖14，一微影製程可用來圖案化第三隔離膜905，以界定出複數個溝槽909的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個溝槽909，而複數個溝槽909穿經第三隔離膜905。複數個栓塞的頂表面可透過複數個溝槽909而暴露。請參考圖15，在蝕刻製程之後，一導電材料藉由一金屬化製程而充填在複數個溝槽909中，以形成一第一金屬間隙子層801，舉例來說，導電材料例如鋁、銅、鎢或其他適合金屬或金屬合金，而金屬化製程例如化學氣相沉積、物理氣相沉積、濺鍍或其類似製程。在一平面化製程之後，可形成複數個栓塞，而平坦化製程例如化學機械研磨，而平面化製程可在金屬化製程之後執行，以移除多於填充材料並提供一大致平坦表面給接下來的處理步驟。第一金屬間隙子層801覆蓋第三隔離膜905的一頂表面與各側壁，並覆蓋複數個栓塞的各頂表面。
請參考圖16，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以分別對應形成連接到複數個溝槽909的一第一金屬間隙子601、一第四金屬間隙子607、一第五金屬間隙子609以及一第八金屬間隙子615。第一金屬間隙子601可設置在二第二栓塞503其中之一上，並電性連接到二第二栓塞503其中之一。第一金屬間隙子601的一組合下寬度可等於或小於二第二栓塞503其中之一的一上寬度。第四金屬間隙子607可設置在第一栓塞501上，並電性連接到第一栓塞501。第四金屬間隙子607的一組合下寬度可等於或小於第一栓塞501的一上寬度。第五金屬間隙子609可設置在二第二栓塞503中另一個上，並電性連接到二第二栓塞503中另一個。第五金屬間隙子609的一組合下寬度可等於或小於二第二栓塞503中另一個的一上寬度。第八金屬間隙子615可設置在第二隔離膜903上。在蝕刻製程之後，可執行例如化學機械研磨的一平坦化製程，以移除餘留的材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖17，一第二金屬間隙子層803可形成在第三隔離膜905上。第二金屬間隙子層803可由與第一金屬間隙子層801相同的導電材料所製，但並不以此為限。第二金屬間隙子層803可藉由一沉積製程而沉積，沉積製程例如化學氣相沉積、物理氣相沉積、濺鍍或其他類似製程。第二金屬間隙子層803覆蓋第三隔離膜905的頂表面、第一金屬間隙子601的一側壁、第四金屬間隙子607的一側壁、第五金屬間隙子609的一側壁、第八金屬間隙子615的一側壁以及複數個溝槽909的底部。第一栓塞501與二第二栓塞503的頂表面被第二金屬間隙子層803所覆蓋。
請參考圖18，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成一第二金屬間隙子603、一第三金屬間隙子605、一第六金屬間隙子611以及一第七金屬間隙子613，並分別對應連接到第一金屬間隙子601、第四金屬間隙子607、第六金屬間隙子611以及第七金屬間隙子613的各側壁。在蝕刻製程之後，可執行如化學機械研磨的一平坦化製程，以提供一大致平坦表面給接下來的處理步驟。
請往回參考圖1、圖3及圖19，在步驟S27，複數個氣隙600可形成在基底101上。密封膜907可藉由與形成第一隔離膜901相同的沉積製程而形成在第三隔離膜905上。然後，在密封膜907形成之後，複數個溝槽909的維持空間可同時轉成複數個氣隙600。應當理解，「密封」(seal)的術語可意指用形成密封膜907的任何材料密封複數個氣隙600而不用充填複數個氣隙600，或者是用形成密封膜907的一些材料部份充填複數個氣隙600的同時，密封複數個氣隙600。密封膜907的一厚度可約為1000Å至5000Å。然而，密封膜907可依據情況而設定在任意範圍。
圖20至圖24為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖20，一第一金屬間隙子層801可藉由一沉積製程而形成在第三隔離膜905上，並形成在複數個溝槽909中，而沉積製程例如化學氣相沉積、物理氣相沉積、濺鍍或其他類似製程。第一金屬間隙子層801可覆蓋第三隔離膜905的頂表面、複數個溝槽909的各底部與各側壁。
請參考圖21，第二金屬間隙子層803可藉由一沉積製程而形成在第一金屬間隙子層801上，而沉積製程例如化學氣相沉積、物理氣相沉積、濺鍍或其他類似製程。第二金屬間隙子層803可為一導電材料，具有對於第一金屬間隙子層801的蝕刻選擇性。請參考圖22，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以移除部分的第二金屬間隙子層803，並同時形成設置在第一金屬間隙子層801上的第二金屬間隙子603、第三金屬間隙子605、第六金屬間隙子611以及第七金屬間隙子613。可執行如化學機械研磨的一平坦化製程，以提供一大致平坦表面給接下來的處理步驟。
請參考圖23，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成第一金屬間隙子601、第四金屬間隙子607、第五金屬間隙子609以及第八金屬間隙子615。應當理解，在蝕刻製程期間，第二金屬間隙子603、第三金屬間隙子605、第六金屬間隙子611以及第七金屬間隙子613可分別對應當作第一金屬間隙子601、第四金屬間隙子607、第五金屬間隙子609以及第八金屬間隙子615的遮罩使用。因此，第一金屬間隙子601的一第一突出部617、第四金屬間隙子607的一第二突出部619、第五金屬間隙子309的一第三突出部621以及第八金屬間隙子615的一第四突出部623可分別對應形成在第二金屬間隙子603、第三金屬間隙子605、第六金屬間隙子611以及第七金屬間隙子613下方。可執行一平坦化製程以提供一大致平坦表面給接下來的處理步驟。
請參考圖2及圖24，複數個氣隙600可形成在基底101上。密封膜907可藉由與形成第一隔離膜901相同的沉積製程而形成在第三隔離膜905上。接著，在形成密封膜907之後，可同時形成複數個氣隙600。
圖25為依據本揭露一實施例中製備半導體元件100C流程之某部分的剖視示意圖。在所述的實施例中，半導體元件100C可包括一基底101、複數個絕緣結構103、一主動區105、複數個摻雜區107與301、一多晶矽線200、複數個接觸點403、複數個栓塞501與503、複數個金屬間隙子、複數個氣隙700A與700B以及複數個隔離膜901、903、905與907。
在一些實施例中，複數個金屬間隙子包括一第一金屬間隙子701以及一第二金屬間隙子703，第一金屬間隙子701設置在栓塞503上，而第二金屬間隙子703設置在第一金屬間隙子701與位在栓塞503上的氣隙700A之間。在一些實施例中，第一金屬間隙子701、第二金屬間隙子703以及氣隙700A的一組合下寬度，等於或大於栓塞503的一上寬度。
在一些實施例中，複數個金屬間隙子包括一第一金屬間隙子705以及一第二金屬間隙子707，第一金屬間隙子705設置在栓塞501上，第二金屬間隙子707設置在第一金屬間隙子705與位在栓塞501上的氣隙700B之間。在一些實施例中，第一金屬間隙子705、第二金屬間隙子707以及氣隙700B的一組合下寬度，等於或大於栓塞501的一上寬度。
圖26為依據本揭露一實施例中製備半導體元件100D流程之某部分的剖視示意圖。相較於圖25的半導體元件100C，半導體元件100D還包括一第一突出部，第一突出部從第一金屬間隙子701的一下部朝向氣隙700A的方向延伸，而第二金屬間隙子703則設置在第一突出部上。在一些實施例中，第一突出部與氣隙地一組合寬度等於或大於栓塞503的一上寬度。
由於本揭露之半導體元件的設計，當充填有半導體元件之高深寬比的電鍍金屬結構時，複數個金屬間隙子可減少隙縫(seams)及空孔(voids)。因此可改善半導體元件的電傳輸效能(electrical transport performance)。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 101:基底 103:絕緣結構 105:主動區 107:第一摻雜區 200:多晶矽線 203:閘極氧化物 207:多晶矽閘極 211:間隙子 301:第二摻雜區 403:接觸點 501:第一栓塞 503:第二栓塞 600:氣隙 601:第一金屬間隙子 603:第二金屬間隙子 605:第三金屬間隙子 607:第四金屬間隙子 609:第五金屬間隙子 611:第六金屬間隙子 613:第七金屬間隙子 615:第八金屬間隙子 617:第一突出部 619:第二突出部 621:第三突出部 623:第四突出部 700A:氣隙 700B:氣隙 701:第一金屬間隙子 703:第二金屬間隙子 705:第一金屬間隙子 707:第二金屬間隙子 801:第一金屬間隙子層 803:第二金屬間隙子層 901:第一隔離膜 903:第二隔離膜 905:第三隔離膜 907:密封膜 909:溝槽 10:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 Y:第一方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖2為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖3為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖4為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖5為依據本揭露圖4中半導體元件的頂視示意圖。 圖6至圖11為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖12為依據本揭露圖11中半導體元件的頂視示意圖。 圖13至圖14為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖15至圖19為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖20至圖24為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖25為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖26為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
100A:半導體元件
101:基底
103:絕緣結構
105:主動區
107:第一摻雜區
200:多晶矽線
203:閘極氧化物
207:多晶矽閘極
211:間隙子
301:第二摻雜區
403:接觸點
501:第一栓塞
503:第二栓塞
600:氣隙
601:第一金屬間隙子
603:第二金屬間隙子
605:第三金屬間隙子
607:第四金屬間隙子
609:第五金屬間隙子
611:第六金屬間隙子
613:第七金屬間隙子
615:第八金屬間隙子
901:第一隔離膜
903:第二隔離膜
905:第三隔離膜
907:密封膜
Y:第一方向

Claims (20)

  1. 一種半導體元件，包括： 一基底； 複數個栓塞，設置在該基底上； 複數個金屬間隙子，設置在該複數個栓塞上；以及 複數個氣隙，分別設置在該複數個金屬間隙子之間。
  2. 如請求項1所述之半導體元件，其中該複數個金屬間隙子包括一第一組金屬間隙子、一第二組金屬間隙子、一第三組金屬間隙子以及一第四組金屬間隙子，其中該第二組金屬間隙子設置在該第一組金屬間隙子與該的三組金屬間隙子之間，而該第三組金屬間隙子設置在該第二組金屬間隙子與該的四組金屬間隙子之間。
  3. 如請求項2所述之半導體元件，其中該第一組金屬間隙子、該第二組金屬間隙子以及該第三組金屬間隙子分別對應設置在該複數個栓塞上，並分別對應電性連接該複數個栓塞。
  4. 如請求項3所述之半導體元件，其中該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第一金屬間隙子設置在其中一栓塞上，該第二金屬間隙子連接到該第一金屬間隙子的一側壁。
  5. 如請求項4所述之半導體元件，其中該第一金屬間隙子與該第二金屬間隙子的一組合下寬度，等於或大於該其中一栓塞的一上寬度。
  6. 如請求項3所述之半導體元件，還包括一密封膜，設置在該複數個金屬間隙子上。
  7. 如請求項6所述之半導體元件，其中該密封膜具有一厚度，約在1000Å及5000Å之間。
  8. 如請求項7所述之半導體元件，其中該複數個氣隙設置在該密封膜下，並分別對應設置在該第一組金屬間隙子與該第二組金屬間隙子之間，以及該第三組金屬間隙子與該的四組金屬間隙子之間。
  9. 如請求項4所述之半導體元件，還包括一第一突出部，從該第一金屬間隙子的一下部朝向該第二組金屬間隙子的方向延伸。
  10. 如請求項9所述之半導體元件，其中該第一突出部的一寬度等於或大於該其中一栓塞的一上寬度。
  11. 如請求項10所述之半導體元件，其中該第二金屬間隙子設置在該第一突出部上。
  12. 如請求項3所述之半導體元件，其中該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第二金屬間隙子連接到該第一金屬間隙子的一側壁，該第三組金屬間隙子包括一第五間隙子以及一第六間隙子，該第六間隙子連接到該第五間隙子的一側壁；其中該第五間隙子具有與該第一金屬間隙子相同的一輪廓，而第六金屬間隙子具有與該第二金屬間隙子相同的一輪廓。
  13. 如請求項3所述之半導體元件，其中該第四組金屬間隙子為一虛擬圖案。
  14. 如請求項9所述之半導體元件，還包括一第二突出部；其中該第二組金屬間隙子包括一第四金屬間隙子以及一第二金屬間隙子，該第四金屬間隙子設置在另一栓塞上，該第二金屬間隙子連接到該第四金屬間隙子的一側壁，而該第二突出部從該第四金屬間隙子的一下部朝向該第一突出部的方向延伸。
  15. 如請求項1所述之半導體元件，其中該第一組金屬間隙子包括一第一金屬間隙子以及一第二金屬間隙子，該第一金屬間隙子設置在其中一栓塞上，該第二金屬間隙子設置在該第一金屬間隙子與其中一氣隙之間。
  16. 如請求項15所述之半導體元件，其中該第一金屬間隙子、該第二金屬間隙子以及該氣隙的一組合下寬度，等於或大於該其中一栓塞的一上寬度。
  17. 如請求項15所述之半導體元件，還包括一第一突出部，從該第一金屬間隙子朝向該氣隙的方向延伸。
  18. 如請求項17所述之半導體元件，其中該第一突出部與該氣隙的一組合寬度，等於或大於該其中一栓塞的一上寬度。
  19. 如請求項17所述之半導體元件，其中該第二金屬間隙子設置在該第一突出部上。
  20. 一種半導體元件的製備方法，包括： 提供一基底； 形成複數個栓塞在該基底上； 形成複數個金屬間隙子在該複數個栓塞上；以及 形成複數個氣隙在該複數個栓塞之間。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309245B2 (en) * 2019-10-28 2022-04-19 Nanya Technology Corporation Semiconductor device with metal spacers and method for fabricating the same
US20230299005A1 (en) * 2022-03-18 2023-09-21 Nanya Technology Corporation Semiconductor device with protection liners and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070272992A1 (en) * 2006-03-29 2007-11-29 Mitsuyoshi Mori Method for fabricating condenser microphone and condenser microphone
US20100178018A1 (en) * 2007-09-06 2010-07-15 Augusto Carlos J R P Photonic Via Waveguide for Pixel Arrays
US20160035731A1 (en) * 2014-08-04 2016-02-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
CN110024103A (zh) * 2016-12-29 2019-07-16 英特尔公司 自对准通孔

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752277B (zh) * 2008-12-01 2011-08-17 中芯国际集成电路制造(上海)有限公司 系统级封装方法及其结构
US20100279436A1 (en) * 2009-04-30 2010-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Inspection Method For Integrated Circuit Manufacturing Processes
US10510637B2 (en) * 2017-08-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for heat dissipation of semiconductor integrated circuits
US10262862B1 (en) * 2017-12-21 2019-04-16 Nanya Technology Corporation Method of forming fine interconnection for semiconductor devices
US11309245B2 (en) * 2019-10-28 2022-04-19 Nanya Technology Corporation Semiconductor device with metal spacers and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070272992A1 (en) * 2006-03-29 2007-11-29 Mitsuyoshi Mori Method for fabricating condenser microphone and condenser microphone
US20100178018A1 (en) * 2007-09-06 2010-07-15 Augusto Carlos J R P Photonic Via Waveguide for Pixel Arrays
US20160035731A1 (en) * 2014-08-04 2016-02-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
CN110024103A (zh) * 2016-12-29 2019-07-16 英特尔公司 自对准通孔

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