TWI799338B - 半導體裝置 - Google Patents

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Abstract

本案揭露一種半導體裝置及其之製造方法。該半導體裝置包括一基底、複數個傳導特徵部件設置於該基底的上方、複數個連接墊設置於該基底的上方、一覆蓋層設置於該基底的上方及複數個電容結構設置於該基底的上方。其中兩相鄰之連接墊的軸線夾角小於180度。

Description

半導體裝置
本申請案主張2019/09/25申請之美國正式申請案第16/582,191號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置及其製造方法。更具體地，一種半導體裝置具有選擇性形成之非等向性連接墊與其相關製造方法。
半導體裝置被應用於各種電子設備當中，包括手機或其他通訊設備、車用電子設備或其他科技平台。隨著如手機、數位相機及筆記型電腦等移動裝置對於功能性和微型化的需求逐漸增加，對於能提供彈性內連接幾何圖案(interconnect geometry)之堆疊封裝(package-on-package)半導體裝置的需求也相應而生。疊層封裝技術被廣泛應用於半導體裝置之製造，且在未來扮演著越來越重要的角色。除了能提供較小尺寸之優勢外，疊層封裝技術所製造之半導體裝置因其較短的內連接線路佈線，故得以具有更快的訊號傳播及減少的雜訊及串話(cross-talk)等優點。然而，疊層封裝過程遭遇著各種問題，這些問題將影響半導體裝置最終的電特性、品質和產率。因此，在提高半導體裝置的性能、質量、良率和可靠性等方面仍然面臨挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一方面揭示一種半導體裝置，其包括一基底、複數個傳導特徵部件設置於該基底的上方、複數個連接墊設置於該基底的上方、一覆蓋層設置於該基底的上方及複數個電容結構設置於該基底的上方，其中兩相鄰之連接墊的軸線夾角小於180度。
在本揭露之一些實施例中，該導電特徵部件設置於該複數個電容結構之下。該導電特徵部件係一接觸插塞。
在本揭露之一些實施例中，該複數個連接墊設置於該複數個電容結構及該複數個接觸插塞之間，且該複數個連接墊與該複數個電容結構及該複數個接觸插塞間隔開。
在本揭露之一些實施例中，該半導體裝置還包括複數個字元線及一第一摻雜區域，該複數個字元線設置於該基底中，該第一摻雜區域設置於該複數個字元線中一相鄰對之間，其中該複數個導電特徵部件中之一者係設置於該第一摻雜區域上。
在本揭露之一些實施例中，該複數個連接墊中之一者係設置於複數個位元線中之一者及該第一摻雜區域之間。
在本揭露之一些實施例中，該半導體裝置還包括複數個隔離結構設置於該基底中，其中該複數個隔離結構彼此間係分隔設置，且該複數個隔離層限定出複數個主動區域於該基底中。
在本揭露之一些實施例中，該半導體裝置還包括複數個第二摻雜區域及複數個主動區域，其中每一個主動區域和兩字元線相交，且該複數個第二摻雜區域係設置於該兩字元線及複數個隔離結構之間。
在本揭露之一些實施例中，該複數個連接墊設置於複數個電容結構及該第二摻雜區域之間。
在本揭露之一些實施例中，該複數個字元線中之二者係沿一第一方向延伸，而該複數個主動區域係沿一相對於該第一方向傾斜之方向延伸。
在本揭露之一些實施例中，該半導體裝置還包括複數個位元線接觸插塞及複數個位元線，該複數個位元線接觸插塞設置於該基底的上方，該複數個位元線設置於該基底的上方，其中該複數個位元線接觸插塞中之一者係設置於該覆蓋層上並係設置於該複數個位元線中之一者的下方。
在本揭露之一些實施例中，該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
本揭露之另一方面提供一半導體裝置的製造方法，其包括提供一基底、形成複數個導電特徵部件於該基底的上方、形成一覆蓋層於該基底的上方以及形成複數個連接墊於該基底的上方，其中兩相鄰之連接墊的軸線夾角小於180度。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個電容結構於該基底的上方。
在本揭露之一些實施例中，該導電特徵部件形成於該複數個電容結構之下。該導電特徵部件係一接觸插塞。
在本揭露之一些實施例中，該複數個連接墊設置於該複數個電容結構及該複數個接觸插塞之間，且該複數個連接墊與該複數個電容結構及該複數個接觸插塞間隔開。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個字元線及一第一摻雜區域，該複數個字元線係形成於該基底中，該第一摻雜區域形成於該複數個字元線中一相鄰對之間，其中該複數個導電特徵部件中之一者係形成於該第一摻雜區域上。
在本揭露之一些實施例中，該複數個連接墊中之一者係設置於複數個位元線中之一者及該第一摻雜區域之間。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個位元線接觸插塞及複數個位元線，其中該複數個位元線接觸插塞中之一者係形成於該覆蓋層上並係形成於該複數個位元線中之一者的下方。
在本揭露之一些實施例中，該複數個電容結構包括複數個電容底部電極內凹地形成於該基底的上方、一電容絕緣層形成於該複數個電容底部電極上和一電容頂部電極形成於該電容絕緣層上。
在本揭露之一些實施例中，該複數個連接墊形成於該複數個電容結構及複數個第二摻雜區域之間。
由於本揭露之半導體裝置的設計，非等向性的該複數個連接墊能提高該半導體裝置內連接幾何圖案之彈性，因此，該半導體裝置之對準的容忍度將有所提升。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體裝置通常是指可以通過利用半導體特性來起作用的裝置。如電光裝置、發光顯示裝置、半導體電路和電子裝置都將包括在半導體裝置之類別中。
在本揭露之說明書的描述中，上方對應於Z軸之箭頭方向，下方則對應Z軸之箭頭的相反方向。
圖1為流程圖，例示本揭露於一實施例中之半導體裝置的製造方法10。圖2和圖3為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖4為俯視圖，例示圖3中的半導體裝置。
參照圖1和圖2，於步驟S11，提供一基底101。該基底101係由矽(silicon)、經摻雜的矽(doped silicon)、矽鍺(silicon germanium)、絕緣層上覆矽(silicon on insulator)、藍寶石上矽(silicon on sapphire)、絕緣層上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)或磷化銦鎵(indium gallium phosphide)所形成。
參照圖1、圖3和圖4，於步驟S13，形成複數個隔離結構103於該基底101中。於剖面圖中，該複數個隔離結構103彼此間係分個設置，且該複數個隔離結構103限定出複數個主動區域105。該複數個隔離結構103由一絕緣材料所形成。該絕緣材料例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、摻雜氟的矽酸鹽(fluoride-doped silicate)、或其類似物。於俯視圖中，該複數個主動區域105係延伸於一相對於第一方向X傾斜之方向。在本揭露中，氮氧化矽係指一包含矽、氮及氧之物質，其中氧的比例大於氮的比例。氧化氮化矽係指一包含矽、氮及氧之物質，其中氮的比例大於氧的比例。
圖5至圖7為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖8為俯視圖，例示圖7中的半導體裝置。
參照圖1、圖5至圖8，於步驟S15，形成複數個字元線201於該基底101中。在所示的實施例中，該複數個字元線201係沿著該第一方向X延伸，各字元線201包括一底部層203、一中間層205、一頂部層207與一溝渠開口209。參照圖5，在所示的實施例中，執行一微影製程圖形化該基底101以定義將形成該複數個溝渠開口209的位置。於該微影製程後，執行一蝕刻製程以形成該複數個溝渠開口209於該基底101中，該蝕刻製程係為非等向性乾式蝕刻。參照圖6，該蝕刻製程後，該複數個底部層203係對應地形成並貼附於該複數個溝渠開口209之側壁及底面。該複數個底部層203係由氧化矽、氮化矽、氮氧化矽或氧化氮化矽、或其類似物所形成。
參照圖7和圖8，該複數個中間層205對應地形成於該複數個底部層203上。該複數個中間層205之頂面係低於該基底101之頂面。該複數個中間層205係由經摻雜多晶矽(doped polysilicon)、金屬（metal）或金屬矽化物(metal silicide)所形成，金屬矽化物係為鎳矽化物(nickel silicide)、鉑矽化物(platinum silicide)、鈦矽化物(titanium silicide)、鉬矽化物(molybdenum silicide)、鈷矽化物(cobalt silicide)、鉭矽化物(tantalum silicide)、鎢矽化物(tungsten silicide)、或其類似物。該複數個頂部層207對應地形成於該複數個中間層205上。該複數個頂部層207之頂面係和該基底101之頂面等高。該複數個頂部層207係由氧化矽、氮化矽、氮氧化矽或氧化氮化矽、或其類似物所形成。
圖9為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖9，於步驟S17，複數個摻雜區域係形成於該基底101之該複數個主動區域105中。於各個主動區域105中，該複數個摻雜區域係包括一第一摻雜區域301和複數個第二摻雜區域303。該第一摻雜區域301係設置於該複數個字元線201中之一相鄰對（adjacent pair）之間。該複數個第二摻雜區域303係分別設置於該複數個隔離結構103和該複數個字元線201之間。該第一摻雜區域301和該複數個第二摻雜區域303係以一摻質(dopant)摻雜，該摻質係為磷(phosphorus)、砷(arsenic)或銻(antimony)。該第一摻雜區域301和該複數個第二摻雜區域303之摻質濃度分別介於約1E17 atoms/cm^3和約1E19 atoms/cm^3之間。
圖10為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖11為俯視圖，例示圖10中的半導體裝置。
參照圖1、圖10和圖11，於步驟S19，形成複數個傳導特徵部件於該基底101的上方。一第一層緣層601係形成於該基底101上。該第一層緣層601係由氮化矽、氧化矽、氮氧化矽、未摻雜矽酸鹽玻璃(undoped silica glass)、硼矽酸鹽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glas)、或其組合所形成，但並不以此為限。該複數個傳導特徵部件係形成於該第一層緣層601中。該複數個導電特徵部件包括一第一接觸插塞401和複數個第二接觸插塞403。執行一微影製程圖形化該第一層緣層601以定義將形成該複數個導電特徵部件的位置。於該微影製程後，執行一蝕刻製程以形成複數個接觸插塞開口於該第一層緣層601，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程（metallization）將一導電材料沉積入該複數個接觸插塞開口以形成該複數個導電特徵部件，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition, sputtering)、濺鍍(sputtering)、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
更具體地，參照圖10和圖11，該第一接觸插塞401係設置於該第一摻雜區域301上並和該第一摻雜區域301電連接。該複數個第二接觸插塞403分別設置於該複數個第二摻雜區域303上並分別和該複數個第二摻雜區域303電連接。在所示的實施例中，該第一接觸插塞401係包括鎢。此外，該複數個第二接觸插塞403係包括鎢。當第一接觸插塞401之頂面曝露於氧氣或空氣時，包括鎢之第一接觸插塞401容易形成缺陷(defect)於該第一接觸插塞401之頂面，進而影響到半導體裝置之產率。
圖12為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖13為俯視圖，例示圖12中的半導體裝置。
參照圖1、圖12和圖13，於步驟S21，形成複數個位元線接觸插塞405於該基底101的上方。一第二絕緣層603係形成於該第一層緣層601上。該第二絕緣層603可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第二絕緣層603以定義將形成該複數個位元線接觸插塞405的位置。於該微影製程後，執行一蝕刻製程以形成複數個位元線接觸插塞開口於該第二絕緣層603，該蝕刻製程係為非等向性乾式蝕刻。該第一接觸插塞401之頂面將經由該複數個位元線接觸插塞開口而曝露。一清洗製程可被選擇性地執行以移除包括鎢之第一接觸插塞401頂面的缺陷，該清洗製程係利用一還原劑(reducing agent)，該還原劑係為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)、或其組合。
參照圖12和圖13，於清洗製程後，形成一覆蓋層407覆蓋該複數個位元線接觸插塞開口之側壁及底面，該覆蓋層407包括氮化鎢(tungsten nitride)。該覆蓋層407係避免包括鎢之第一接觸插塞401的頂面曝露於氧氣或空氣中；因此，該覆蓋層407將能降低包括鎢之第一接觸插塞401頂面上缺陷的形成。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個位元線接觸插塞開口以形成該複數個位元線接觸插塞405，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
參照圖12和圖13，該複數個位元線接觸插塞405係對應地和該第一接觸插塞401電連接，意即，該複數個位元線接觸插塞405係和該第一摻雜區域301電連接。
圖14為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖15為俯視圖，例示圖14中的半導體裝置。
參照圖1、圖14和圖15，於步驟S23，形成複數個位元線409於該基底101的上方。一第三絕緣層605係形成於該第二絕緣層603上。該第三絕緣層605可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第三絕緣層605以定義將形成該複數個位元線409的位置。於該微影製程後，執行一蝕刻製程以形成複數個位元線溝渠於該第三絕緣層605，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個位元線溝渠以形成該複數個位元線409，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。該複數個位元線接觸插塞405係位於該複數個位元線409和該複數個主動區域105之相交處(intersections)。
圖16為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖16，於步驟S25，形成複數個第一插塞411於該基底101的上方。執行一微影製程圖形化該第三絕緣層605以定義將形成該複數個第一插塞411的位置。於該微影製程後，執行一蝕刻製程以形成複數個插塞開口穿透該第三絕緣層605和第二絕緣層603，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個插塞開口以形成該複數個第一插塞411，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
圖17和圖18為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖19為俯視圖，例示圖18中的半導體裝置。
參照圖1、圖17至圖19，於步驟S27，形成複數個連接墊701於該基底101的上方。該複數個連接墊701係由一導電材料所形成，該導電材料係為鋁、銅、鎢、鈷或其他適合的金屬或金屬合金。一連接墊層700係形成於該基底101的上方。該複數個連接墊701係形成自該連接墊層700。執行一自對準蝕刻製程(self-aligned etching process)圖形化該連接墊層700以形成該複數個連接墊701。通常地，該自對準蝕刻製程係先形成該連接墊層700於該第三絕緣層605上，且再形成一硬遮罩層於該連接墊層700上，並藉由一離子植入製程(ion implantation)定義該複數個連接墊701之位置於該硬遮罩層上。接著，藉由自對準蝕刻圖形化該複數個連接墊701於該硬遮罩層上，而該複數個連接墊701於蝕刻該連接墊層700後形成。具體而言，於該自對準蝕刻製程後，執行一非等向性蝕刻製程於該連接墊層700，以形成該複數個連接墊701，該複數個連接墊701於不同的方向之尺寸(dimension)不同。更具體地，兩相鄰之連接墊701的軸線夾角小於180度；更佳地，兩相鄰之連接墊701的軸線夾角為90度(如圖19所示)。非等向性的該複數個連接墊701能提高該半導體裝置內連接幾何圖案之彈性，因此，該半導體裝置之對準(alignment)的容忍度(tolerance)將有所提升。
參照圖1、圖20至圖23，於步驟S29，形成複數個電容結構500於該基底101的上方。該複數個電容結構500包括複數個底部電極501、一電容絕緣層503和一頂部電極505。參照圖20和21，形成複數個第二插塞413於該基底101的上方。一第四絕緣層607係形成於該第三絕緣層605上。該第四絕緣層607可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一第一微影製程圖形化該第四絕緣層607以定義將形成該複數個第二插塞413的位置。於該第一微影製程後，執行一蝕刻製程以形成複數個插塞開口於該第四絕緣層607，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個插塞開口以形成該複數個第二插塞413，該複數個第二插塞413係形成於該複數個連接墊701的上方，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。該複數個第二插塞413形成後，一第五絕緣層609係形成於該第四絕緣層607上。該第五絕緣層609可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一第二微影製程圖形化該第五絕緣層609以定義將形成複數個電容溝渠507的位置。於該第二微影製程後，執行一蝕刻製程以形成該複數個電容溝渠507於該第五絕緣層609中，該蝕刻製程係為非等向性乾式蝕刻。該複數個第二插塞413經由該複數個電容溝渠507而曝露。
參照圖22，該底部電極501係分別對應地形成於該複數個電容溝渠507中，換言之，該底部電極501係內凹地形成於該第五絕緣層609中。該底部電極501由經摻雜多晶矽、金屬矽化物、鋁、銅或鎢所形成。該底部電極501係分別對應地和該複數個第二插塞413電連接。該電容絕緣層503係形成並貼附於該底部電極501之側壁與底面以及該第五絕緣層609之頂面。該電容絕緣層503係為一由高介電常數(high dielectric constant)材料所形成，該高介電常數材料係為鈦酸鍶鋇(barium strontium titanate)、鈦酸鋯鉛(lead zirconium titanate)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)、或其類似物。或者，在另一實施例中所示，該電容絕緣層503係為一多層結構，該多層結構係由氧化矽、氮化矽和氧化矽所構成。參照圖22和圖23，該頂部電極505係形成並填滿該複數個電容溝渠507且覆蓋該電容絕緣層503。該頂部電極505係由經摻雜多晶矽、銅或鋁所形成。
圖24為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖24，於步驟S31，形成一底部穿孔415和一導電層417於該基底101的上方。一第六絕緣層611係形成於該頂部電極505上。該第六絕緣層611可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第六絕緣層611以定義將形成該底部穿孔415的位置。於該微影製程後，執行一蝕刻製程以形成一底部穿孔開口於該第六絕緣層611中，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該底部穿孔開口以形成該底部穿孔415於該第六絕緣層611，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。於形成該底部穿孔415後，一第七絕緣層613係形成於該第第六絕緣層611上。該第七絕緣層613可和該第一層緣層601由相同材料所形成，但並不以此為限。執行一微影製程於該第七絕緣層613以定義將形成該導電層417的位置。於該微影製程後，執行一蝕刻製程以形成一導電層溝渠於該第七絕緣層613，該蝕刻製程係為非等向性乾式蝕刻。該底部穿孔415之頂面係經由該導電溝渠而曝露。接著，經一金屬化製程將一導電材料沉積入該導電層溝渠以形成該導電層417，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。
該複數個連接墊701係作為高深寬比率(aspect ratio)之電連接的中繼站(relay station)，例如連接該第一插塞411和該第二插塞413。
在所示的其他實施例中，參照圖1和圖25至圖28，該複數個連接墊701係形成於該第一層緣層601上。該連接墊層700係形成於該基底101的上方。該複數個連接墊701係形成自該連接墊層700。執行一自對準蝕刻製程圖形化該連接墊層700以形成該複數個連接墊701。通常地，該自對準蝕刻製程係先形成該連接墊層700於該第一層緣層601上，且再形成一硬遮罩層於該連接墊層700上，並藉由一離子植入製程定義該複數個連接墊701之位置於該硬遮罩層上。接著，藉由自對準蝕刻圖形化該複數個連接墊701於該硬遮罩層上，而該複數個連接墊701於蝕刻該連接墊層700後形成。具體而言，執行該自對準蝕刻製程於該連接墊層700以形成該複數個連接墊701，該複數個連接墊701於不同的方向之尺寸不同。更具體地，兩相鄰之連接墊701的軸線夾角小於180度；更佳地，兩相鄰之連接墊701的軸線夾角為90度。非等向性的該複數個連接墊701能提高該半導體裝置內連接幾何圖案之彈性，因此，該半導體裝置之對準的容忍度將有所提升。
參照圖28，該半導體裝置包括一基底101、複數個隔離結構103、複數個字元線201、複數個摻雜區域、複數個絕緣層、複數個傳導特徵部件、複數個位元線接觸插塞405、一第一覆蓋層407、複數個位元線409、複數個第一插塞411、一底部穿孔413、複數個連接墊701、一底部穿孔415、一導電層417及複數個電容結構500。需要注意的是，在本揭露中，該複數個傳導特徵部件可視為該第一接觸插塞401、該第二接觸插塞403及該底部穿孔415，但並不以此為限。
參照圖28，該複數個隔離結構103設置於該基底101中且彼此間係分離設置。該複數個隔離結構103限定出複數個主動區域105(於圖28中僅示出一個主動區域105)。該複數個字元線201係設置於該基底101中且彼此間係分離設置。各字元線201包括一底部層203、一中間層205和一頂部層207。該複數個底部層203係分別內凹地設置於該基底101中。該複數個中間層205分別對應地設置於該複數個底部層203上。該複數個中間層205之頂面係低於該基底101之頂面。該複數個頂部層207分別對應地設置於該複數個中間層205上。該複數個頂部層207之頂面係和該基底101之頂面等高。
參照圖28，該複數個摻雜區域係分別對應地設置於該基底101之該複數個主動區域105中。各摻雜區域係包括一第一摻雜區域301和複數個第二摻雜區域303。於對應之主動區域105中，該第一摻雜區域301係設置於該複數個字元線201中一相鄰對之間。該複數個第二摻雜區域303係分別設置於該複數個隔離層103和該複數個字元線201之間。
參照圖28，該複數個絕緣層係設置於該基底101的上方。該複數個絕緣膜包括一第一層緣層601、一第二絕緣層603、一第三絕緣層605、一第四絕緣層607、一第五絕緣層609、一第六絕緣層611和一第七絕緣層613。該第一層緣層601係設置於該基底101上。該複數個傳導特徵部件係設置於該第一層緣層601中。該複數個導電特徵部件包括該第一接觸插塞401和該複數個第二接觸插塞403。該第一接觸插塞401係設置於該第一摻雜區域301上並和該第一摻雜區域301電連接。該複數個第二接觸插塞403分別設置於該複數個第二摻雜區域303上並分別和該複數個第二摻雜區域303電連接。在所示的實施例中，該第一接觸插塞401係包括鎢。
參照圖28，該第二絕緣層603係設置於該第一層緣層601上。該複數個位元線接觸插塞405係設置於該第二絕緣層603中。(於圖28中僅示出一個位元線接觸插塞405)該覆蓋層407設置於該第二絕緣層603中，並設置在該連接墊701之頂面上(於圖28中僅示出一個連接墊701)；換言之，該覆蓋層407設置於對應之位元線接觸插塞405和該連接墊701之間。此外，該覆蓋層407係貼設於該複數個位元線接觸插塞405之側壁。該覆蓋層407係包括氮化鎢。
參照圖28，該第三絕緣層605係設置於該第二絕緣層603上。該複數個位元線409設置於該第三絕緣層605中，且設置於該複數個位元線接觸插塞405和該覆蓋層407上。(於圖28中僅示出一個位元線409)該複數個第一插塞411穿設該第三絕緣層605和該第二絕緣層603。該複數個第一插塞411分別對應地和該複數個第二接觸插塞403電連接。該第四絕緣層607設置於該第三絕緣層605上。該連接墊701係設置於該第二絕緣層603中，其中該連接墊701係設置於該覆蓋層407下。
參照圖28，該第五絕緣層609係設置於該第四絕緣層607上。該複數個電容結構500係設置於該第五絕緣層609中。該複數個電容結構500包括複數個底部電極501、一電容絕緣層503和一頂部電極505。該複數個底部電極501設置於該第五絕緣層609中。該電容絕緣層503設置於該複數個底部電極501上。該頂部電極505設置於該電容絕緣層503上。
參照圖28，該第六絕緣層611係設置於該頂部電極505上。該底部穿孔415設置於該第六絕緣層611中，並和該頂部電極505電連接。該底部穿孔415係包括鎢。該第七絕緣層613設置於該第六絕緣層611上。該導電層417設置於該第七絕緣層613中，並位於該底部穿孔415的上方。
本揭露之一方面揭示一種半導體裝置，其包括一基底、複數個傳導特徵部件設置於該基底的上方、複數個連接墊設置於該基底的上方、一覆蓋層設置於該基底的上方及複數個電容結構設置於該基底的上方，其中兩相鄰之連接墊的軸線夾角小於180度。
本揭露之另一方面提供一半導體裝置的製造方法，其包括提供一基底、形成複數個導電特徵部件於該基底的上方、形成一覆蓋層於該基底的上方以及形成複數個連接墊於該基底的上方，其中兩相鄰之連接墊的軸線夾角小於180度。
由於本揭露之半導體裝置的設計，非等向的該複數個連接墊701能提高該半導體裝置內連接幾何圖案之彈性，因此，該半導體裝置之對準的容忍度將有所提升。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法 101:基底 103:隔離結構 105:主動區域 201:字元線 203:底部層 205:中間層 207:頂部層 209:溝渠開口 301:第一摻雜區域 303:第二摻雜區域 401:第一接觸插塞 403:第二接觸插塞 405:位元線接觸插塞 407:覆蓋層 409:位元線 411:第一插塞 413:第二插塞 415:底部穿孔 417:導電層 500:電容結構 501:底部電極 503:電容絕緣層 505:頂部電極 507:電容溝渠 601:第一層緣層 603:第二絕緣層 605:第三絕緣層 607:第四絕緣層 609:第五絕緣層 611:第六絕緣層 613:第七絕緣層 700:連接墊層 701:連接墊
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為流程圖，例示本揭露於一實施例中之半導體裝置的製造方法。 圖2和圖3為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖4為俯視圖，例示圖3中的半導體裝置。 圖5至圖7為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖8為俯視圖，例示圖7中的半導體裝置。 圖9和圖10為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖11為俯視圖，例示圖10中的半導體裝置。 圖12為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖13為俯視圖，例示圖12中的半導體裝置。 圖14為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖15為俯視圖，例示圖14中的半導體裝置。 圖16至圖18為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖19為俯視圖，例示圖18中的半導體裝置。 圖20至圖22為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖23為俯視圖，例示圖22中的半導體裝置。 圖24為剖面圖，例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖25和圖26為剖面圖，例示本揭露於另一實施例中半導體裝置的製造方法之部分流程。 圖27為俯視圖，例示圖26中的半導體裝置。 圖28為剖面圖，例示本揭露於一實施例中之半導體裝置。
10:方法
101:基底
103:隔離結構
105:主動區域
201:字元線
203:底部層
205:中間層
207:頂部層
209:溝渠開口
301:第一摻雜區域
303:第二摻雜區域
401:第一接觸插塞
403:第二接觸插塞
405:位元線接觸插塞
407:覆蓋層
409:位元線
411:第一插塞
413:第二插塞
415:底部穿孔
417:導電層
500:電容結構
501:底部電極
503:電容絕緣層
505:頂部電極
507:電容溝渠
601:第一層緣層
603:第二絕緣層
605:第三絕緣層
607:第四絕緣層
609:第五絕緣層
611:第六絕緣層
613:第七絕緣層
700:連接墊層
701:連接墊

Claims (10)

  1. 一種半導體裝置，包括：一基底；複數個接觸插塞設置於該基底的上方；一覆蓋層設置於該複數個接觸插塞的上方，以覆蓋且直接接觸該複數個接觸插塞中之至少一者；複數個電容結構設置於該基底的上方；複數個連接墊設置於該覆蓋層的上方，其中兩相鄰之連接墊的軸線夾角小於180度，其中複數個連接墊中位於一第一方向之複數個第一連接墊之一第一尺寸不同於位於一第二方向之複數個第二連接墊之一第二尺寸，其中該複數個第一連接墊與該複數個第二連接墊為非等向性配置；及複數個位元線接觸插塞及複數個位元線，該複數個位元線接觸插塞設置於該基底的上方，該複數個位元線設置於該基底的上方，其中該複數個位元線接觸插塞中之一者係設置於該覆蓋層上並係設置於該複數個位元線中之一者的下方。
  2. 如請求項1所述之半導體裝置，其中該複數個連接墊係為矩形連接墊，且相鄰之兩連接墊之對應於矩形長邊之兩軸線之夾角為90度。
  3. 如請求項1所述之半導體裝置，還包括複數個字元線及一第一摻雜區域，該複數個字元線設置於該基底中，該第一摻雜區域設置於該複數個字 元線中一相鄰對之間，其中該複數個接觸插塞中之一者係設置於該第一摻雜區域上。
  4. 如請求項3所述之半導體裝置，其中該複數個連接墊中之一者係設置於複數個位元線中之一者及該第一摻雜區域之間。
  5. 如請求項3所述之半導體裝置，還包括複數個隔離結構設置於該基底中，其中該複數個隔離結構彼此間係分隔設置，且該複數個隔離結構限定出複數個主動區域於該基底中。
  6. 如請求項1所述之半導體裝置，還包括複數個第二摻雜區域及複數個主動區域，其中每一個主動區域和兩字元線相交，且該複數個第二摻雜區域係設置於該兩字元線及複數個隔離結構之間。
  7. 如請求項6所述之半導體裝置，其中該複數個連接墊設置於該複數個電容結構及該複數個第二摻雜區域之間。
  8. 如請求項5所述之半導體裝置，其中該複數個字元線中之二者係沿一第一方向延伸，而該複數個主動區域係沿一相對於該第一方向傾斜之方向延伸。
  9. 如請求項1所述之半導體裝置，其中該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電 容底部電極上和一電容頂部電極設置於該電容絕緣層上。
  10. 如請求項1所述之半導體裝置，還包括一底部穿孔設置於該複數個電容結構的上方，且該底部穿孔之一垂直投影面積位於該複數個電容結構中之二者之垂直投影面積之間。
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