TWI749543B - 半導體元件及其製備方法 - Google Patents

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TWI749543B TW109114933A TW109114933A TWI749543B TW I749543 B TWI749543 B TW I749543B TW 109114933 A TW109114933 A TW 109114933A TW 109114933 A TW109114933 A TW 109114933A TW I749543 B TWI749543 B TW I749543B
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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底；複數個電容接觸點，位在該基底上；該複數個電容接觸點的至少其一具有一頸部以及一頭部，該頭部位在該頸部上，其中該頭部的一上寬度大於該頸部的一上寬度；複數個位元線接觸點以及複數個位元線，該複數個位元線接觸點位在該基底上，該複數個位元線位在該複數個位元線接觸點上，其中該複數個位元線的至少其一係為一波形線，該波形線在二相鄰電容接觸點之間延伸；以及一電容結構，位在該頭部上。

Description

半導體元件及其製備方法
本申請案主張2019/09/13申請之美國正式申請案第16/570,750號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有包覆層的半導體元件，以及該具有包覆層的半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括：一基底；複數個電容接觸點，位在該基底上，該複數個電容接觸點至少其一具有一頸部以及一頭部，該頭部位在頸部上，其中該頭部的一上寬度大於該頸部的一上寬度；複數個位元線接觸點以及複數個位元線，該複數個位元線接觸點位在該基底上，該複數個位元線位在該複數個位元線接觸點上，其中該複數個位元線至少其一係為一波形線，該波形線在二相鄰電容接觸點之間延伸；以及一電容結構，位在該頭部上。
在本揭露的一些實施例中，該頭部的該上寬度大於該頭部的一下寬度。
在本揭露的一些實施例中，該頸部的該上寬度大致地相同於該頭部的一下寬度。
在本揭露的一些實施例中，該頭部具有一弧形側壁。
在本揭露的一些實施例中，該頭部具有一錐形輪廓。
在本揭露的一些實施例中，該半導體元件還包括含鎢的一導電部件，該導電部件位在該基底上。
在本揭露的一些實施例中，該半導體元件還包括含氮化鎢的一包覆層，該包覆層位在該導電部件的一頂表面上。
在本揭露的一些實施例中，該導電部件位在該複數個電容結構下。
在本揭露的一些實施例中，該導電部件位在該複數個電容結構上。
在本揭露的一些實施例中，該半導體元件還包括複數個字元線以及一摻雜區，該複數個字元線位在該基底中，該摻雜區位在該複數 個字元線其中一對之間，其中導電部件位在該摻雜區上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；在該基底的一第一部位上形成複數個位元線接觸點；在該複數個位元線接觸點上形成複數個位元線；在該基底的一第二部位形成一電容接觸點，該電容接觸點具有一頸部，並在該頸部上形成一頭部，其中該頭部的一上寬度大於該頸部的一上部位；以及在該頭部上形成一電容結構；其中該複數個位元線的至少其一係為一波形線，該波形線係在二相鄰電容接觸點之間延伸。
在本揭露的一些實施例中，形成一電容接觸點係包括：形成一接觸孔，該接觸孔為一介電堆疊，該介電堆疊具有一第一層以及一第二層，該第二層位在該第一層上；移除該第二層圍繞該接觸孔的一部份，以形成一轉換孔，該轉換孔具有一窄部以及一寬部，該窄部位在該第一層中，該寬部位在該第二層中；以及將一導電材料充填入該轉換孔。
在本揭露的一些實施例中，該接觸孔與一位元線溝槽係一體成形在該第二層中。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：以一填充材料充填該位元線溝槽與該接觸孔的一下部位。
在本揭露的一些實施例中，移除該第二層圍繞該接觸孔的一部份係在以一犧牲材料充填該接觸孔的該下部位之後才執行。
在本揭露的一些實施例中，該半導體元件的製備方法，還包括：在該基底上形成含有鎢的一導電部件；以及在該導電部件的一頂表面上形成含有氮化鎢的一包覆層。
在本揭露的一些實施例中，該半導體元件的製備方法，還 包括：在該導電部件的一頂表面上形成含有氮化鎢的一包覆層之前，清洗該導電部件，其中清洗該導電部件係包括將一還原劑塗敷在該導電部件的該頂表面，而該還原劑為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)，或其組合。
在本揭露的一些實施例中，該半導體元件的製備方法還包括在該等電容接觸點上形成複數個電容結構。
在本揭露的一些實施例中，該導電部件位在該複數個電容結構下。
在本揭露的一些實施例中，該導電部件位在該複數個電容結構上。
由於具有該頸部與該頭部的電容接觸點係具有一錐形輪廓，因此係可戲劇性地解決在接下來所形成之電容結構與電容接觸點之間的未對準(misalignment)。此外，該包覆層係可減少在該半導體元件中缺陷的形成；因此係可對應地增加該半導體元件的良率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
101:基底
103:絕緣結構
105:主動區
201:字元線
203:底層
205:中間層
207:頂層
209:溝槽開口
301:第一摻雜區
303:第二摻雜區
401:接觸點
402:接觸孔
402-1:填充材料
403:電容接觸點
403-1:頸部
403-2:頭部
403-3:弧形側壁
404:轉換孔
404-1:窄部
404-2:寬部
405:位元線接觸點
407:第一包覆層
408:位元線溝槽開口
408-1:填充材料
409:位元線
411:栓塞
413:底穿孔
415:第一導電層
417:第二包覆層
419:第三包覆層
421:第一阻障層
501:電容結構
503:電容溝槽
505:底電極
507:電容隔離層
509:頂電極
801:第一隔離膜
803:第二隔離膜
805:第三隔離膜
807:第四隔離膜
809:第五隔離膜
811:第六隔離膜
813:第七隔離膜
W1:上寬度
W2:上寬度
X:方向
Y:方向
Z:方向
10:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更 全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。
圖2及圖3為依據本揭露一實施例中製備半導體流程之某部分的剖視示意圖。
圖4為依據圖3中半導體元件的頂視示意圖。
圖5至圖7為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖8為依據圖7中半導體元件的頂視示意圖。
圖9為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖10為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖11為依據圖10中半導體元件的頂視示意圖。
圖12為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖13為依據圖12中半導體元件的頂視示意圖。
圖14為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖15為依據圖14中半導體元件的頂視示意圖。
圖16為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖17為依據圖16中半導體元件的頂視示意圖。
圖18為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖19為依據圖18中半導體元件的頂視示意圖。
圖20為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖21為依據圖20中半導體元件的頂視示意圖。
圖22至圖25為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖26為依據圖25中半導體元件的頂視示意圖。
圖27至圖30為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖31至圖32為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下 (beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或 其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
圖1為依據本揭露一實施例中一種半導體元件之製備方法10的流程示意圖。圖2及圖3為依據本揭露一實施例中製備半導體流程之 某部分的剖視示意圖。圖4為依據圖3中半導體元件的頂視示意圖。
請參考圖1及圖2，在步驟S11，係可提供一基底101。舉例來說，基底101可由下列材料所形成：矽、摻雜矽、矽鍺(silicon germanium)、絕緣層上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣層上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)、磷化銦鎵(indium gallium phosphide)。
請參考圖3及圖4，在步驟S13，複數個絕緣結構103係可形成在基底101中。在剖視圖中，複數個絕緣結構103係相互分隔開，並界定出複數個主動區105。舉例來說，複數個絕緣結構103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽(fluoride-doped silicate)，或其類似物。從頂視圖來看，複數個主動區105係沿一方向延伸，該方向係相對於方向X傾斜。應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
圖5及圖7為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖8為依據圖7中半導體元件的頂視示意圖。
請參考圖1及圖5至圖8，在步驟S15，複數個字元線201係可形成在基底101中。在所述的實施例中，複數個字元線201係可沿方向X延伸。每一字元線201具有一底層203、一中間層205、一頂層207以及一溝槽開口209。請參考圖5，在所述的實施例中，一微影製程係可用來圖 案化基底101，以界定出複數個溝槽開口209的位置。係可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在基底101中形成複數個溝槽開口209。請參考圖6，複數個底層203係可對應地形成並接合到複數個溝槽開口209以及複數個溝槽開口209的底部。舉例來說，複數個底層203係可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽，或其類似物所製。
請參考圖7及圖8，複數個中間層205係可對應地形成在複數個底層203上。複數個中間層205的頂表面係可低於基底101的一頂表面。舉例來說，複數個中間層205係可由摻雜多晶矽、金屬材料或矽化金屬所製。舉例來說，矽化金屬係可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢，或其類似物。複數個頂層207係可對應地形成在複數個中間層207上。複數個頂層207的頂表面係可與基底101的頂表面位在同一水平線。舉例來說，複數個頂層207可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽或其類似物所製。
圖9為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖1及圖9，在步驟S17，複數個第一區與第二區可形成在基底101的主動區105中。複數個摻雜區係可包括一第一摻雜區301與多個第二摻雜區303。第一摻雜區301位在二相鄰字元線201之間。該等第二摻雜區303分別地位在複數個絕緣結構103與複數個字元線201之間。第一摻雜區301與該等第二摻雜區301分別地摻雜有一摻雜物，例如磷(phosphorus)、砷(arsenic)或銻(antimony)。第一摻雜區301與該等第二摻雜區301分別地具有摻雜濃度，範圍在1E17atoms/cm3到1E19atoms/cm3。
圖10為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖11為依據圖10中半導體元件的頂視示意圖。
請參考圖1及圖10與圖11，在步驟S19，複數個接觸點401形成在基底101上。一第一隔離膜801可形成在基底101上。舉例來說，第一隔離膜801可為氮化矽、氧化矽、氮氧化矽、未經摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、或其組合所製，但並不以此為限。複數個接觸點401可形成在第一隔離膜801中。一微影製程可用於圖案化第一隔離膜801，以界定出複數個接觸點401的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以在第一隔離膜801中形成複數個開口。在蝕刻製程之後，一導電材料係沉積在複數個開口中，以形成複數個接觸點401，舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合金屬或金屬合金，而沉積可為如化學氣相沉積、物理氣相沉積、塗佈或其類似製程的一金屬化製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘的沉積材料，並提供一大致平坦表面給界下來的處理步驟。
在一些實施例中，請參考圖10與圖11，接觸點401沉積在第一摻雜區301上，並電性連接到第一摻雜區301。在所述的實施例中，形成含有鎢的接觸點401。當接觸點401的頂表面暴露在氧或空氣時，在含有鎢的接觸點401的一頂表面上容易形成缺陷。此缺陷可影響半導體元件的良率。
圖12為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖13為依據圖12中半導體元件的頂視示意圖。
請參考圖1及圖12與圖13，複數個位元線接觸點405可形成在基底101上。(在圖12中僅顯示一位元線接觸點405。)一第二隔離膜803可形成在第一隔離膜801上。第二隔離膜803可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用於圖案化第二隔離膜803，以界定出複數個位元線接觸點405的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以在第二隔離膜803中形成複數個開口。接觸點401的一頂表面可經由複數個位元線開口而暴露。可選擇地執行使用還原劑的一清洗製程，以移除含有鎢之接觸點401的頂表面上的該等缺陷(defects)。還原劑可為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)，或其組合。
請參考圖12與圖13，在清洗製程之後，可形成含有氮化鎢的一第一包覆層(first coverage layer)407，以覆蓋複數個位元線接觸點開口的底部與側壁。第一包覆層407可避免含有鎢的接觸點401之頂表面暴露在氧或空氣；因此第一包覆層407可減少在含有鎢的接觸點401之頂表面上的缺陷之形成。可藉由一金屬化製程將一導電材料沉積在複數個位元線接觸點開口中，以形成複數個位元線接觸點405，舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合進數或金屬合金，金屬化製程為化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖12與圖13，複數個位元線接觸點405對應地電性連接到該等第一接觸點401；意即，複數個位元線接觸點405電性耦接到第一摻雜區301。
圖14為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖15為依據圖14中半導體元件的頂視示意圖。
請參考圖1以及圖14與圖15，在步驟S21，複數個位元線409可形成在基底101上。(圖14中僅顯示一位元線409。)一第三隔離膜805可形成在第二隔離膜803上。第三隔離膜805可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用於圖案化第三隔離膜805，以界定出複數個位元線409的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以在第三隔離膜805中形成複數個位元線溝槽開口408。在一些實施例中，微影製程亦可圖案化第三隔離膜805以界定出複數個接觸孔402的位置，並可執行一蝕刻製程以形成複數個接觸孔402，而複數個接觸孔402係穿經第三隔離膜805、第二隔離膜803以及第一隔離膜801。換言之，該等接觸孔402為非常深的開口，於此同時，位元線溝槽開口408是相對非常淺的開口。
圖16為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖17為依據圖16中半導體元件的頂視示意圖。該等位元線溝槽開口408與該等接觸孔402可藉由下列製程所充填，例如化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在一些實施例中，該等接觸孔402係比該等位元線溝槽開口408更深，而該等位元線溝槽開口408可完全地被一填充材料408-1所充填，且該等接觸孔402可部分地被一填充材料402-1所充填，其中填充材料402-1可與填充材料408-1相同。在一些實施例中，在第三隔離膜805中的該等接觸孔402的上部位並未被填充材料402-1所充填。
圖18為依據本揭露一實施例中製備半導體元件流程之某部 分的剖視示意圖。圖19為依據圖18中半導體元件的頂視示意圖。在一些實施例中，可執行如非等向性蝕刻製程的一蝕刻製程，以移除第三隔離膜805圍繞該等接觸孔402的一部位，以形成複數個轉換孔404，複數個轉換孔404具有一窄部404-1以及一寬部404-2，窄部404-1係在第二隔離膜803中由填充材料402-1所佔用，寬部404-2係在第三隔離膜805中。
圖20為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖21為依據圖20中半導體元件的頂視示意圖。在一些實施例中，填充材料402-1與填充材料408-1係分別從該等轉換孔404與該等位元線溝槽開口408剝離。在剝離填充材料之後，可以一金屬化製程將一導電材料沉積在複數個位元線溝槽開口408中以形成複數個位元線406，並在該等轉換孔404中形成複數個電容接觸點403，舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而金屬化製程為化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘的沉積材料，並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，電容接觸點403具有一頸部403-1以及一頭部403-2，頭部403-2位在頸部403-1上，其中頭部403-2的一上寬度W1大於頸部403-1的一上寬度W2。在一些實施例中，頸部403-1的上寬度W2大致與頭部403-2的一下寬度相同。在一些實施例中，頭部403-2具有一弧形側壁403-3。在一些實施例中，頭部具有錐形輪廓。
請參考圖20與圖21，複數個位元線409可沿方向Y延伸，且在頂式圖中呈現波形線。複數個位元線接觸點405位在複數個位元線409與複數個主動區105的交叉處。以波形線呈現的複數個位元線409可增 加在複數個位元線接觸點405與複數個主動區105之間的一接觸面積；因此，可降低在複數個位元線接觸點405與複數個主動區105之間的一接觸阻抗(contact resistance)。
圖22為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。請參考圖1及圖22，複數個栓塞(plugs)411可形成在基底101上。一第四隔離膜807可形成在第三隔離膜805上。第四隔離膜807可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用來圖案化第四隔離膜807，以界定出複數個栓塞411的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以形成複數個栓塞開口，複數個栓塞開口係穿經第四隔離膜807。在蝕刻製程之後，以一金屬化製程將一導電材料沉積在複數個栓塞開口中，以在頭部403-2上方形成複數個栓塞411，而舉例來說，導電材料為鋁、銅、鎢、鈷，或其他適合的金屬或金屬合金，金屬化製程為化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘的沉積材料，並提供一大致平坦表面給接下來的處理步驟。
圖23至圖25為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖26為依據圖25中半導體元件的頂視示意圖。
請參考圖1及圖23至圖26，在步驟S25，複數個電容結構501可形成在基底101上。每一電容結構501可具有一底電極505、一電容隔離層507以及一頂電極509。請參考圖23，一第五隔離膜809可形成在第四隔離膜807上。第五隔離膜809可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用於圖案化第五隔離膜809，以界定出複 數個電容溝槽503的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以形成複數個電容溝槽503，而複數個電容溝槽503穿經第五隔離膜809。複數個栓塞411可經由複數個電容溝槽503而暴露。
請參考圖24，複數個底電極505可對應地分別形成在複數個電極溝槽503中；換言之，複數個底電極505可朝內地形成在第五隔離膜809中。舉例來說，複數個底電極505可由摻雜多晶矽、矽化金屬、鋁、銅或鎢所製。複數個底電極505可分別地對應連接到複數個栓塞411。
請參考圖24，可形成電容隔離層507以連接到複數個底電極505的側壁與底部以及第五隔離膜809的頂表面。電容隔離層507可為一單一層或多層。在所述實施例中，電容隔離層507可為一單一層或多層。特別地是，電容隔離層507可為由一高介電常數材料所製的一單一層，例如鍶鈦酸鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)或其類似物。或者是，在另一實施例中，電容隔離層507係可由多層所形成，其係由氧化矽、氮化矽以及氧化矽所組成。
請參考圖25與圖26，頂電極509係可形成來充填複數個電容溝槽503，並覆蓋電容隔離層507。舉例來說，頂電極509係可由摻雜多晶矽、銅或鋁所製。
圖27至圖29為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。在一些實施例中，一底穿孔413與一第一導電層415可形成在基底101上。請參考圖27，一第六隔離膜811可形成在第五隔 離膜809上。第六隔離膜811可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用來圖案化第六隔離膜811，以界定出底穿孔413的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以形成一底穿孔開口，該底穿孔開口係穿經第六隔離膜811。在蝕刻製程之後，以一金屬化製程將一導電材料沉積在底穿孔開口中，以在第六隔離膜811中形成底穿孔413，而舉例來說，導電材料為鋁、銅、鎢、鈷，或其他適合的金屬或金屬合金，金屬化製程為化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘的沉積材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖27，在所述的實施例中，係形成含有鎢的底穿孔413。當底穿孔403的頂表面暴露在氧或空氣時，含有鎢的底穿孔413之一頂表面容易形成缺陷。該等缺陷可能影響半導體元件的良率。
請參考圖28，一第七隔離膜813可形成在第六隔離膜811上。第七隔離膜813可由與第一隔離膜801相同的材料所製，但並不以此為限。一微影製程可用來圖案化第七隔離膜813，以界定出第一導電層415的位置。在微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以在第七隔離膜813中形成一第一導電層溝槽。底穿孔413的頂表面可透過第一導電層溝槽而暴露。可選擇地執行使用還原劑的一清洗製程，以移除含有鎢之底穿孔413的頂表面上的該等缺陷(defects)。還原劑可為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)，或其組合。
請參考圖28與圖29，在清洗製程之後，可形成含有氮化鎢 的一第二包覆層417，以覆蓋第一導電層溝槽的一底部與各側壁。第二包覆層417可避免含有鎢的底穿孔413之頂表面暴露在氧或空氣；因此第二包覆層417可減少在含有鎢的底穿孔413之頂表面上的缺陷之形成。可藉由一金屬化製程將一導電材料沉積在第一導電層溝槽中，以形成第一導電層415，舉例來說，導電材料為鋁、銅、鎢、鈷或其他適合進數或金屬合金，金屬化製程為化學氣相沉積、物理氣相沉積、塗佈或其類似製程。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
圖30為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖30，一半導體元件可包括一基底101、複數個絕緣結構103、複數個字元線201、複數個摻雜區、複數個隔離膜、複數個接觸點、複數個位元線接觸點405、一第一包覆層407、複數個位元線409、複數個栓塞411、一底穿孔413、一第一導電層415、一第二包覆層417以及複數個電容結構501。
請參考圖30，複數個絕緣結構103可設置在基底101中，且相互分隔開設置。複數個絕緣結構103可界定出複數個主動區105。複數個字元線201可設置在基底101中，並相互分隔開設置。每一字元線201包括一底層203、一中間層205以及一頂層207。複數個底層203可分別地朝內設置在基底101中。複數個中間層205可分別地對應設置在複數個底層203上。複數個中間層205的頂表面可低於基底101的一頂表面。複數個頂層207可分別地對應設置在複數個中間層205上。複數個頂層207的頂表面與基底101的頂表面位在相同的垂直水平面。
請參考圖30，複數個摻雜區可設置在基底101的複數個主動區105中。每一摻雜區具有一第一摻雜區301以及多個第二摻雜區303。針對每一摻雜區，第一摻雜區301設置在二相鄰字元線201之間。該等第二摻雜區303分別地設置在複數個絕緣結構103與複數個字元線201之間。
請參考圖30，複數個隔離膜可設置在基底101上。複數個隔離膜可包括一第一隔離膜801、一第二隔離膜803、一第三隔離膜805、一第四隔離膜807、一第五隔離膜809、一第六隔離膜811以及一第七隔離膜813。第一隔離膜801可設置在基底101上。複數個接觸點可設置在第一隔離膜801中。複數個接觸點可包括一接觸點401以及多個第二接觸點403。接觸點401設置在第一摻雜區301上，並店謝連接到第一摻雜區301。該等第二接觸點403分別地設置在該等第二摻雜區303上，並分別地電性連接到該等第二摻雜區303。在本實施例中，係形成含有鎢的接觸點401。
請參考圖30，第二隔離膜803可設置在第一隔離膜801上。複數個位元線接觸點405可設置在第二隔離膜803中。(在圖30中僅顯示一位元線接觸點。)第一包覆層407可設置在第二隔離膜803中，並位在接觸點401的一頂表面上；換言之，第一包覆層407可設置在複數個位元線接觸點405與接觸點401之間。此外，第一包覆層407可設置在複數個位元線接觸點405的側壁上，並接合到複數個位元線接觸點405的側壁。第一包覆層407可含有氮化鎢。
請參考圖30，第三隔離膜805可設置在第二隔離膜803上。複數個位元線409可設置在第三隔離膜805中，並位在複數個位元線接觸點405與第一包覆層407上。(圖30僅顯示一位元線409。)第四隔離膜807 可設置在第三隔離膜805上。可設置複數個栓塞411以穿經第四隔離膜807、第三隔離膜805以及第二隔離膜803。複數個栓塞411可分別地對應電性連接到該等第二接觸點403。
請參考圖30，電容接觸點403具有一頸部403-1以及一頭部403-2，頭部403-2位在頸部403-1上，其中頭部403-2的一上寬度W1大於頸部403-1的一上寬度W2。在一些實施例中，頸部403-1的上寬度W2大致地與頭部403-2的一下寬度相同。在一些實施例中，頭部403-2具有一弧形側壁403-3。在一些實施例中，頭部具有錐形輪廓。
請參考圖30，第五隔離膜809可設置在第四隔離膜807上。複數個電容結構501可設置在第五隔離膜809中。複數個電容結構501可包括複數個底電極505、一電容隔離層507以及一頂電極509。複數個底電極505可朝內地設置在第五隔離膜809中，並分別地對應電性連接到複數個栓塞411。電容隔離層507可設置在複數個底電極505上。頂電極509可設置在電容隔離層507上。
請參考圖30，第六隔離膜811可設置在第五隔離膜809上。底穿孔413可設置在第六隔離膜811中，並電性連接到頂電極509。底穿孔413可含有鎢。一第七隔離膜813可設置在第六隔離膜811上。第一導電層415可設置在第七隔離膜813中，並位在底穿孔413上。第二包覆層417可設置在底穿孔413的一頂表面上，而第二包覆層417可設置在底穿孔413與第一導電層415之間。此外，第二包覆層417可設置在第一導電層415的側壁上，並接合到第一導電層415的側壁。第二包覆層417可含有氮化鎢。
圖31至圖32為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
請參考圖31，半導體元件可包括複數個第三包覆層419。複數個第三包覆層419可分別地對應設置在該等第二接觸點403與複數個栓塞411之間。換言之，複數個第三包覆層419可分別地對應設置在含有鎢的該等第二接觸點403的頂表面上。複數個第三包覆層419可分別地對應設置在複數個栓塞411的側壁上，並接合到複數個栓塞411的側壁。複數個第三包覆層419可含有氮化鎢。在本實施例中，僅第一包覆層407、第二包覆層417以及複數個第三包覆層419分別地設置在接觸點401、底穿孔413以及該等第二接觸點403上；然而，其他導電層或穿孔亦可適用。
應當理解，在本實施例中，一包覆層可當作是第一包覆層407、第二包覆層417或第三包覆層419，但並不以此為限。一導電部件(conductive feature)可當作是接觸點401、第二接觸點403，或底穿孔413，但並不以此為限。
請參考圖32，半導體元件可包括一第一阻障層(first barrier layer)421。第一阻障層421可設置在第一包覆層407與複數個位元線接觸點405之間。舉例來說，第一阻障層421可由鈦、氮化鈦、鈦鎢合金、鉭、氮化鉭或其組合所製。第一阻障層421可改善第一包覆層407與複數個位元線接觸點405之間的黏性(adhesion)。
本揭露之一實施例提供一種半導體元件，包括：一基底；複數個電容接觸點，位在該基底上，該複數個電容接觸點至少其一具有一頸部以及一頭部，該頭部位在頸部上，其中該頭部的一上寬度大於該頸部的一上寬度；複數個位元線接觸點以及複數個位元線，該複數個位元線接觸點位在該基底上，該複數個位元線位在該複數個位元線接觸點上，其中該複數個位元線至少其一係為一波形線，該波形線在二相鄰電容接觸點之 間延伸；以及一電容結構，位在該頭部上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；在該基底的一第一部位上形成複數個位元線接觸點；在該複數個位元線接觸點上形成複數個位元線；在該基底的一第二部位形成一電容接觸點，該電容接觸點具有一頸部，並在該頸部上形成一頭部，其中該頭部的一上寬度大於該頸部的一上部位；以及在該頭部上形成一電容結構；其中該複數個位元線的至少其一係為一波形線，該波形線係在二相鄰電容接觸點之間延伸。
由於具有該頸部與該頭部的電容接觸點係具有一錐形輪廓，因此係可戲劇性地解決在接下來所形成之電容結構與電容接觸點之間的未對準(misalignment)。此外，該包覆層係可減少在該半導體元件中缺陷的形成；因此係可對應地增加該半導體元件的良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
101:基底
103:絕緣結構
105:主動區
201:字元線
203:底層
205:中間層
207:頂層
209:溝槽開口
301:第一摻雜區
303:第二摻雜區
401:接觸點
403:電容接觸點
403-1:頸部
403-2:頭部
405:位元線接觸點
407:第一包覆層
409:位元線
411:栓塞
413:底穿孔
415:第一導電層
417:第二包覆層
501:電容結構
503:電容溝槽
505:底電極
507:電容隔離層
509:頂電極
801:第一隔離膜
803:第二隔離膜
805:第三隔離膜
807:第四隔離膜
809:第五隔離膜
811:第六隔離膜
813:第七隔離膜
Z:方向

Claims (17)

  1. 一種半導體元件，包括：一基底；複數個電容接觸點，位在該基底上，該複數個電容接觸點至少其一具有一頸部以及一頭部，該頭部位在頸部上，其中該頭部的一上寬度大於該頸部的一上寬度；複數個位元線接觸點以及複數個位元線，該複數個位元線接觸點位在該基底上，該複數個位元線位在該複數個位元線接觸點上，其中該複數個位元線至少其一係為一波形線，該波形線在二相鄰電容接觸點之間延伸；一電容結構，位在該頭部上；含鎢的一導電部件，該導電部件位在該基底上；以及含氮化鎢的一包覆層，該包覆層位在該導電部件的一頂表面上。
  2. 如請求項1所述之半導體元件，其中該頭部的該上寬度大於該頭部的一下寬度。
  3. 如請求項1所述之半導體元件，其中該頸部的該上寬度大致地相同於該頭部的一下寬度。
  4. 如請求項1所述之半導體元件，其中該頭部具有一弧形側壁。
  5. 如請求項1所述之半導體元件，其中該頭部具有一錐形輪廓。
  6. 如請求項1所述之半導體元件，其中該導電部件位在該複數個電容結構下。
  7. 如請求項1所述之半導體元件，其中該導電部件位在該複數個電容結構上。
  8. 如請求項1所述之半導體元件，還包括複數個字元線以及一摻雜區，該複數個字元線位在該基底中，該摻雜區位在該複數個字元線其中一對之間，其中導電部件位在該摻雜區上。
  9. 一種半導體元件的製備方法，包括：提供一基底；在該基底的一第一部位上形成複數個位元線接觸點；在該複數個位元線接觸點上形成複數個位元線；在該基底的一第二部位形成一電容接觸點，該電容接觸點具有一頸部，並在該頸部上形成一頭部，其中該頭部的一上寬度大於該頸部的一上部位；以及在該頭部上形成一電容結構；其中該複數個位元線的至少其一係為一波形線，該波形線係在二相鄰電容接觸點之間延伸；在該基底上形成含有鎢的一導電部件；以及 在該導電部件的一頂表面上形成含有氮化鎢的一包覆層。
  10. 如請求項9所述之半導體元件的製備方法，其中形成一電容接觸點係包括：形成一接觸孔，該接觸孔為一介電堆疊，該介電堆疊具有一第一層以及一第二層，該第二層位在該第一層上；移除該第二層圍繞該接觸孔的一部份，以形成一轉換孔，該轉換孔具有一窄部以及一寬部，該窄部位在該第一層中，該寬部位在該第二層中；以及將一導電材料充填入該轉換孔。
  11. 如請求項10所述之半導體元件的製備方法，其中該接觸孔與一位元線溝槽係一體成形在該第二層中。
  12. 如請求項11所述之半導體元件的製備方法，還包括：以一填充材料充填該位元線溝槽與該接觸孔的一下部位。
  13. 如請求項12所述之半導體元件的製備方法，其中移除該第二層圍繞該接觸孔的一部份係在以一犧牲材料充填該接觸孔的該下部位之後才執行。
  14. 如請求項10所述之半導體元件的製備方法，還包括：在該導電部件的一頂表面上形成含有氮化鎢的一包覆層之前，清洗該導電部件，其中清洗該導電部件係包括將一還原劑塗敷在該導電部件的該頂表面，而該還原劑 為四氯化鈦、四氯化鉭，或其組合。
  15. 如請求項10所述之半導體元件的製備方法，還包括在該等電容接觸點上形成複數個電容結構。
  16. 如請求項15所述之半導體元件的製備方法，其中該導電部件位在該複數個電容結構下。
  17. 如請求項15所述之半導體元件的製備方法，其中該導電部件位在該複數個電容結構上。
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