TWI749559B - 半導體元件及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製造方法。該半導體元件包括一基板；複數個著陸墊，設置在該基板之上，該些著陸墊之至少一者包括一電容插塞的一突出部分與位於該突出部分之上的一第一間隔物，其中該第一間隔物的一寬度大於該電容插塞的一寬度；設置在該基板之上的複數個位元線接觸和分別設置在該些位元線接觸之上的複數個位元線，該位元線為延伸於兩個相鄰電容接觸之間的一波狀條紋；以及複數個電容結構，分別設置在該些著陸墊之上。

Description

半導體元件及其製造方法
本申請案主張2019年9月23日申請之美國正式申請案第16/578,782號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製造方法。特別是關於一種具有覆蓋層的半導體元件及其製造方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，這些問題會影響最終的電子特性、品質和產率。因此，在提高性能、品質、產率和可靠性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露之一方面提供一種半導體元件，包括：基板；複數 個著陸墊，設置在該基板之上，該些著陸墊之至少一者包括一電容插塞的一突出部分與位於該突出部分之上的一第一間隔物，其中該第一間隔物的一寬度大於該電容插塞的一寬度；設置在該基板之上的複數個位元線接觸和分別設置在該些位元線接觸之上的複數個位元線，其中該些位元線之至少一者為延伸於兩個相鄰電容接觸之間的一波狀條紋；以及複數個電容結構，分別設置在該些著陸墊之上。
在一些實施例中，該第一間隔物包括金屬矽化物且設置在該突出部分的一側壁上。
在一些實施例中，該第一間隔物包括多晶矽且設置在該突出部分的一側壁上。
在一些實施例中，該半導體元件更包括一第二間隔物，設置在該第一間隔物之上。
在一些實施例中，該第二間隔物包括金屬矽化物。
在一些實施例中，該半導體元件更包括設置於該基板之上的複數個電容接觸，該些著陸墊設置在該些電容接觸之上，該些電容接觸之至少一者具有一頸部和位於該頸部之上的一頭部，其中該頭部的一上部寬度大於該頸部的一上部寬度。
在一些實施例中，該頭部的該上部寬度大於該頭部的一底部寬度。
在一些實施例中，該頸部的該上部寬度與該頭部的一底部寬度實質上相同。
在一些實施例中，該頭部具有一彎曲側壁。
在一些實施例中，該頭部具有漸縮的輪廓。
本揭露之另一方面提供一種半導體元件的製造方法，包括：提供一基板，其包括複數個第一區域和第二區域；分別形成複數個位元線接觸於該基板的該些第一區域之上；分別形成複數個位元線於該些位元線接觸之上；分別形成複數個電容接觸於該基板的該些第二區域之上；分別形成複數個電容插塞於該些電容接觸之上；分別形成複數個第一間隔物於該些電容插塞的複數個突出部分之上，其中該第一間隔物的一寬度大於該電容插塞的一寬度；以及分別形成複數個電容結構於該些第一間隔物之上；其中該些位元線之至少一者為延伸於兩個相鄰電容接觸之間的一波狀條紋。
在一些實施例中，該第一間隔物包括金屬矽化物且形成於該突出部分的一側壁上。
在一些實施例中，該第一間隔物包括多晶矽且設置在該突出部分的一側壁上。
在一些實施例中，該半導體元件的製備方法更包括：分別形成複數個第二間隔物於該些第一間隔物之上。
在一些實施例中，該第二間隔物包括金屬矽化物。
在一些實施例中，該半導體元件的製備方法更包括：設置於該基板之上的複數個電容接觸，該些第一間隔物形成於該些電容接觸之上，該些電容接觸之至少一者具有一頸部和位於該頸部之上的一頭部，其中該頭部的一上部寬度大於該頸部的一上部寬度。
在一些實施例中，形成複數個電容接觸包括：形成一接觸孔於一介電堆疊中，該介電堆疊具有一第一層和位於該第一層之上的一第二層；移除圍繞著該接觸孔的一部分該第二層以形成一變形孔，該變形孔 在該第一層中具有一窄部且在該第二層中具有一寬部；以及將一導電材料沉積於該變形孔中。
在一些實施例中，該接觸孔與該第二層中的一位元線溝槽一體成形。
在一些實施例中，該半導體元件的製備方法更包括：以一填充材料填充該位元線溝槽和該接觸孔的一較低部分。
在一些實施例中，移除圍繞著該接觸孔的一部分該第二層是在以一填充材料填充該接觸孔的該較低部分之後實行。
由於著陸墊具有第一間隔物，其中第一間隔物的寬度大於電容插塞的寬度，因此可以顯著解決隨後形成的電容結構與著陸墊之間的未對準。
另外，由於電容接觸的頸部和具有漸縮輪廓頭部，因此可以顯著地解決隨後形成的電容結構和電容接觸之間的未對準。此外，覆蓋層可以減少半導體元件中缺陷的形成；因此，半導體元件的產率相應地提高。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:方法
101:基板
103:隔離結構
105:主動區域
201:字元線
203:底層
205:中間層
207:頂層
209:溝槽開口
301:第一摻雜區域
303:第二摻雜區域
401:接觸
402:接觸孔
402-1:填充材料
403:電容接觸
403-1:頸部
403-2:頭部
403-3:彎曲側壁
404:變形孔
404-1:狹窄部分
404-2:寬闊部分
405:位元線接觸
407:第一覆蓋層
408:位元線溝槽
408-1:填充材料
409:位元線
411:電容插塞
411A:突出部分
413:底部導通孔
415:第一導電層
417:第二覆蓋層
419:第三覆蓋層
421:第一阻障層
501:電容結構
503:電容溝槽
505:底部電極
507:電容絕緣層
509:頂部電極
801:絕緣膜
803:絕緣膜
805:絕緣膜
807:絕緣膜
808:襯層
808A:第一間隔物
808B:第二間隔物
809:絕緣膜
810:著陸墊
811:絕緣膜
812:絕緣膜
813:絕緣膜
814:絕緣膜
816:插塞
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
W1:上部寬度
W2:上部寬度
W3:寬度
W4:寬度
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1根據本揭露的一實施例以流程圖的形式顯示出製造半導體元件的方法。
圖2和圖3根據本揭露的一實施例以剖面示意圖顯示製造一半導體元件的部分流程。
圖4根據圖3顯示該半導體元件的俯視示意圖。
圖5到圖7根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖8根據圖7顯示該半導體元件的俯視示意圖。
圖9根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖10根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖11根據圖10顯示該半導體元件的俯視示意圖。
圖12根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖13根據圖12顯示該半導體元件的俯視示意圖。
圖14根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖15根據圖14顯示該半導體元件的俯視示意圖。
圖16根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖17根據圖16顯示該半導體元件的俯視示意圖。
圖18根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖19根據圖18顯示該半導體元件的俯視示意圖。
圖20根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖21根據圖20顯示該半導體元件的俯視示意圖。
圖22到圖26根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖27到圖30根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖31根據圖30顯示該半導體元件的俯視示意圖。
圖32到圖35根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
圖36到圖37根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一 個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在...下方”、“下方”、“較低的”、“上方”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用用語第一、第二等來描述各種元件，但是這些元件不應受到這些用語的限制。除非另有說明，否則這些用語僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量 或其他量度。本文中可以使用用詞“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性來發揮功用的元件，並且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應相反於方向Z的箭頭方向。
圖1根據本揭露的一實施例以流程圖的形式顯示出製造半導體元件的方法10。圖2和圖3根據本揭露的一實施例以剖面示意圖顯示製造一半導體元件的部分流程。圖4根據圖3顯示該半導體元件的俯視示意圖。
參照圖1和圖2，在步驟S11，可提供一基板101，且形成複數個第一區域和第二區域於該基板中。基板101可以由例如矽、經摻雜的矽、矽鍺、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽、鍺、砷化鎵、磷化鎵、磷化鎵砷、磷化銦、或磷化銦鎵形成。
參照圖3和圖4，可形成複數個隔離結構103於基板101中。複數個隔離結構103在剖面圖中與彼此分離且定義出複數個主動區域105。複數個隔離結構103可以由像是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料的絕緣材料形成。複數個 主動區域105在俯視圖中可以沿著相對於方向X傾斜的方向延伸。應注意的是，在本揭露中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
圖5到圖7根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖8根據圖7顯示該半導體元件的俯視示意圖。
參照圖1和圖5到圖8，可形成複數個字元線201於基板101中。在所述的實施例中，該些字元線201可沿著方向X延伸。每一個該些字元線201包括底層203、中間層205、頂層207、和溝槽開口209。參照圖5，在所述的實施例中，可以使用微影製程來圖案化基板101以定義複數個溝槽開口209的位置。可以進行像是非等向性乾蝕刻製程的蝕刻製程以在基板101中形成該些溝槽開口209。參照圖6，在蝕刻製程之後，複數個底層203可以相應地形成並附著到該些溝槽開口209的側壁和該些溝槽開口209的底部。該些底層203可以由像是氧化矽、氮氧化矽、氧化氮化矽、氮化矽、或其類似材料形成。
參照圖7和圖8，可相應地形成複數個中間層205於該些底層203上。該些中間層205的頂表面可以低於基板101的頂表面。該些中間層205可以由像是經摻雜的多晶矽、金屬材料、或金屬矽化物形成。金屬矽化物可以例如是矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。可相應地形成複數個頂層207於該些中間層205上。該些頂層207的頂表面可以與基板101的頂表面位在相同的垂直水平上。該些頂層207可以由像是氧化矽、氮氧化矽、氧化氮化矽、氮化矽、或其類似材料形成。
圖9根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
參照圖1和圖9，可形成複數個第一區域和第二區域於基板101的該些主動區域105中。經摻雜的區域可以包括第一摻雜區域301和第二摻雜區域303。第一摻雜區域301設置在該些字元線201的相鄰對之間。第二摻雜區域303分別設置在該些隔離結構103和該些字元線201之間。第一摻雜區域301和第二摻雜區域303分別摻雜有磷、砷、或銻。第一摻雜區域301和第二摻雜區域303分別具有從大約1E17原子/cm3至大約1E19原子/cm3的摻雜物濃度範圍。
圖10根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖11根據圖10顯示該半導體元件的俯視示意圖。
參照圖1和圖10、圖11，在步驟S13，可形成複數個位元線接觸於該基板上方。可形成絕緣膜801於基板101上。絕緣膜801可以由像是氧化矽、氮氧化矽、氧化氮化矽、未經摻雜的氮化矽、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、或前述之組合形成，但不限於此。可形成複數個接觸401於絕緣膜801中。可以使用微影製程來圖案化絕緣膜801以定義該些接觸401的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以在絕緣膜801中形成複數個開口。在蝕刻製程之後，透過像是化學氣相沈積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、濺鍍(sputtering)、或其類似製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在該些開口中以形成該些接觸401。在金屬化製程之後，可以進行像是化學機械研磨(chemical mechanical polishing)的平坦化製程以移除多餘的沉積材 料，並為後續的製程步驟提供實質上平坦的表面。
在一些實施例中，參照圖10和圖11，接觸401設置在第一摻雜區域301上且電性連接至第一摻雜區域301。在所述的實施例中，接觸401可形成為包括鎢。當接觸401的頂表面暴露於氧氣或空氣時，在形成為包括鎢的接觸401之頂表面上容易形成缺陷。所述缺陷可能會影響半導體元件的產率。
圖12根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖13根據圖12顯示該半導體元件的俯視示意圖。
參照圖1和圖12、圖13，可形成複數個位元線接觸405於基板101上方。(於圖12中僅顯示出一個位元線接觸405。)可形成絕緣膜803於絕緣膜801上。絕緣膜803可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜803以定義該些位元線接觸405的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以在絕緣膜803中形成複數個位元線接觸開口。接觸401的頂表面可以透過複數個位元線接觸開口而暴露。可以可選地進行使用還原劑的清洗製程，以移除形成為包括鎢的接觸401之頂表面上的缺陷。還原劑可以是四氯化鈦、四氯化鉭、或前述之組合。
參照圖12和圖13，在清洗製程之後，可形成包括氮化鎢的第一覆蓋層407以覆蓋該些位元線接觸開口的底部和側壁。第一覆蓋層407可以防止形成為包括鎢的接觸401之頂表面暴露於氧氣或空氣；因此，第一覆蓋層407可以減少形成為包括鎢的接觸401之頂表面形成缺陷。透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料 沈積在該些位元線接觸開口中以形成該些位元線接觸405。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並為後續的製程步驟提供實質上平坦的表面。
參照圖12和圖13，複數個位元線接觸405相應地電性連接至第一接觸401。也就是說，該些位元線接觸405電性耦合至第一摻雜區域301。
圖14根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖15根據圖14顯示該半導體元件的俯視示意圖。
參照圖1和圖14、圖15，在步驟S15，可分別形成複數個位元線於基板上的該些位元線接觸之上。(於圖14中僅顯示出一條位元線409。)可形成絕緣膜805於絕緣膜803上。絕緣膜805可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜805以定義該些位元線409的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以在絕緣膜805中形成複數個位元線溝槽408。在一些實施例中，微影製程也可以圖案化絕緣膜805以定義複數個接觸孔402的位置，並且可以進行蝕刻製程以形成通過絕緣膜805、絕緣膜803、和絕緣膜801的複數個接觸孔402。換句話說，接觸孔402被認為是深孔，而位元線溝槽408被認為是相對淺的孔。
圖16根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖17根據圖16顯示該半導體元件的俯視示意圖。在一些實施例中，可以透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的製程，以材料填充位元線溝槽408和接觸孔402。在一些實施例中，接觸孔402比位元線溝槽408深，且位元線溝槽408可以由填充材料 408-1完全填充，而接觸孔402可以由填充材料402-1部分填充，填充材料402-1可以與填充材料408-1相同。在一些實施例中，絕緣膜805中接觸孔402的上部分未被填充材料402-1填充。
參照圖1和圖18到圖21，在步驟S17，分別形成複數個電容接觸於基板的該些第二區域之上。圖18根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖19根據圖18顯示該半導體元件的俯視示意圖。在一些實施例中，可以進行像是非等向性乾蝕刻製程的蝕刻製程以移除圍繞著接觸孔402的一部分絕緣膜805以形成複數個變形孔404，該些變形孔404具有被絕緣膜803中的填充材料402-1所佔據的狹窄部分404-1和位於絕緣膜805中的寬闊部分404-2。
圖20根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖21根據圖20顯示該半導體元件的俯視示意圖。在一些實施例中，填充材料402-1和填充材料408-1分別從變形孔404和位元線溝槽408剝離。在填充材料剝離之後，透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在該些位元線溝槽408中以形成複數個位元線409，並且沉積在該些變形孔404中以形成複數個電容接觸403。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並為後續的製程步驟提供實質上平坦的表面。
在一些實施例中，電容接觸403包括頸部403-1和位於頸部403-1之上的頭部403-2，其中頭部403-2的上部寬度W1大於頸部403-1的上部寬度W2。在一些實施例中，頸部403-1的上部寬度W2與頭部403-2的底部寬度實質上相同。在一些實施例中，頭部403-2具有一彎曲側壁403- 3。在一些實施例中，頭部403-2具有漸縮的輪廓。
參照圖20和圖21，該些位元線409可以沿著方向Y延伸並且在俯視圖中顯示為波浪線。該些位元線接觸405位於該些位元線409和該些主動區域105的相交處。顯示為波浪線的該些位元線409可以增加該些位元線接觸405和該些主動區域105之間的接觸面積；因此，可以減少該些位元線接觸405和該些主動區域105之間的接觸電阻。
參照圖1和圖22，在步驟S19，分別形成複數個電容插塞於該些電容接觸之上。圖22根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。參照圖1和圖22，可形成複數個電容插塞411於基板101上方。可形成複數個絕緣膜807於絕緣膜805上。絕緣膜807可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜807以定義該些電容插塞411的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以形成通過絕緣膜807、絕緣膜805、和絕緣膜803(請確認)的複數個插塞開口。在蝕刻製程之後，透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在該些插塞開口中，以在頭部403-2之上形成該些電容插塞411。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並為後續的製程步驟提供實質上平坦的表面。
參照圖1和圖23到圖26，在步驟S21，分別形成複數個第一間隔物於該些電容插塞的複數個突出部分之上。圖23根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。參照圖1和圖23，進行回蝕刻製程以移除絕緣膜807的頂部分以暴露出電容插塞411的突出部 分411A。在一些實施例中，在回蝕刻製程之後，電容插塞411的頂表面高於絕緣膜807的頂表面，並且暴露出電容插塞411的側壁(突出部分411A)。
圖24根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。在一些實施例中，可以進行沈積製程以形成一襯層808，其覆蓋絕緣膜807的頂表面、突出部分411A的頂表面、以及突出部分411A的側壁。
圖25根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。在一些實施例中，進行非等向性乾蝕刻製程以移除襯層808的一部分，從而在突出部分411A上分別形成複數個第一間隔物808A。在一些實施例中，第一間隔物808A包括金屬矽化物並且設置在突出部分411A的側壁上。在一些實施例中，第一間隔物808A的寬度W4大於電容插塞411的寬度W3。
圖26根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。在一些實施例中，進行矽化金屬沉積(salicidation)製程以在第一間隔物808A之上分別形成複數個第二間隔物808B。在一些實施例中，第一間隔物808A包括多晶矽並且設置在突出部分411A的側壁上，而第二間隔物808B包括來自第一間隔物808A的多晶矽的金屬矽化物。在一些實施例中，突出部分411A、第一間隔物808A、以及第二間隔物808B於電容接觸403之上形成了著陸墊810。
圖27根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。在一些實施例中，可形成覆蓋著陸墊810的絕緣膜812，再形成具有插塞816的絕緣膜814於絕緣膜812之上。絕緣膜812與絕 緣膜814可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜814以定義該些插塞816的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以形成通過絕緣膜814的複數個插塞開口。在蝕刻製程之後，透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在該些插塞開口中，以在著陸墊810之上形成該些插塞816。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並為後續的製程步驟提供實質上平坦的表面。
參照圖1和圖28到圖30，在步驟S23，分別形成複數個電容結構501於著陸墊810的該第一間隔物808A之上。在另一具體實施例中，該些複數個電容結構501係形成於該著陸墊810的該第一間隔物808A之上的該些插塞816之上。圖28到圖30根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。圖31根據圖30顯示該半導體元件的俯視示意圖。
在一些實施例中，複數個電容結構501可以包括底部電極505、電容絕緣層507、和頂部電極509。參照圖28，可形成絕緣膜809於絕緣膜814上。絕緣膜809可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜809以定義複數個電容溝槽503的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以形成通過絕緣膜809的該些電容溝槽503。該些插塞816可以透過該些電容溝槽503而暴露。
參照圖29，複數個底部電極505可以相應地分別形成於複數 個電容溝槽503中，換句話說，該些底部電極505可以向內形成在絕緣膜809中。該些底部電極505可以由像是經摻雜的多晶矽、金屬矽化物、鋁、銅、或鎢形成。該些底部電極505可以分別相應地連接到該些插塞816。
參照圖29，電容絕緣層507可以形成為附著到該些底部電極505的側壁和底部以及絕緣膜809的頂表面。電容絕緣層507可以是單層或多層。在所述的實施例中，電容絕緣層507可以是單層或多層。詳細而言，電容絕緣層507可以是像是鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料的高介電常數材料形成的單層。或者，在所述的另一個實施例中，電容絕緣層507可以是包括氧化矽、氮化矽的多層結構。
參照圖30和圖31，頂部電極509可被形成以填充該些電容溝槽503並且覆蓋電容絕緣層507。頂部電極509可以由例如經摻雜的多晶矽、銅、或鋁形成。
圖32到圖35根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。在一些實施例中，可形成底部導通孔(bottom via)413和第一導電層415於基板101上方。參照圖32，可形成絕緣膜811於絕緣膜809上。絕緣膜811可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜811以定義底部導通孔413的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以形成通過絕緣膜811的底部導通孔開口。在蝕刻製程之後，透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在底部 導通孔開口中，以在絕緣膜811中形成底部導通孔413。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並為後續的製程步驟提供實質上平坦的表面。
參照圖32，在所述的實施例中，底部導通孔413可形成為包括鎢。當底部導通孔413的頂表面暴露於氧氣或空氣時，在形成為包括鎢的底部導通孔413之頂表面上容易形成缺陷。所述缺陷可能會影響半導體元件的產率。
參照圖33，可形成絕緣膜813於絕緣膜811上。絕緣膜813可以由與絕緣膜801的材料相同的材料形成，但不限於此。可以使用微影製程來圖案化絕緣膜813以定義第一導電層415的位置。在微影製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程以在絕緣膜813中形成第一導電層溝槽。底部導通孔413的頂表面可以透過第一導電層溝槽而暴露。可以可選地進行使用還原劑的清洗製程，以移除形成為包括鎢的底部導通孔413之頂表面上的缺陷。還原劑可以是四氯化鈦、四氯化鉭、或前述之組合。
參照圖33和圖34，在清洗製程之後，可形成包括氮化鎢的第二覆蓋層417以覆蓋第一導電層溝槽的底部和側壁。第二覆蓋層417可以防止形成為包括鎢的底部導通孔413之頂表面暴露於氧氣或空氣；因此，第二覆蓋層417可以減少形成為包括鎢的底部導通孔413之頂表面形成缺陷。透過像是化學氣相沉積、物理氣相沉積、濺鍍、或其類似的金屬化製程，將例如鋁、銅、鎢、鈷、或其他合適的金屬、或金屬合金的導電材料沈積在第一導電層溝槽中以形成第一導電層415。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的沉積材料，並 為後續的製程步驟提供實質上平坦的表面。
圖35根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
參照圖35，半導體元件可以包括基板101、複數個隔離結構103、複數個字元線201、複數個摻雜區域、複數個絕緣膜、複數個接觸、複數個位元線接觸405、第一覆蓋層407、複數個位元線409、複數個電容插塞411、複數個著陸墊810、複數個插塞816、底部導通孔413、第一導電層415、第二覆蓋層417、和複數個電容結構501。
參照圖35，該些隔離結構103可以設置在基板101中並且彼此分離。該些隔離結構103可以定義複數個主動區域105。該些字元線201可以設置在基板101中並且彼此分離。每一個該些字元線201包括底層203、中間層205、和頂層207。該些底層203可以分別向內設置在基板101中。該些中間層205可以分別相應地設置在該些底層203上。該些中間層205的頂表面可以低於基板101的頂表面。該些頂層207可以分別相應地設置在該些中間層205上。該些頂層207的頂表面可以與基板101的頂表面位在相同的垂直水平上。
參照圖35，複數個摻雜區域可以設置在基板101的該些主動區域105中。每一個該些摻雜區域包括第一摻雜區域301和第二摻雜區域303。針對每一個該些摻雜區域，第一摻雜區301設置在該些字元線201的相鄰對之間，該些第二摻雜區域303分別設置在該些隔離結構103和該些字元線201之間。
參照圖35，該些絕緣膜可以設置在基板101上方。該些絕緣膜可以包括絕緣膜801、絕緣膜803、絕緣膜805、絕緣膜807、絕緣膜 809、絕緣膜811、和絕緣膜813。絕緣膜801可以設置在基板101上。該些接觸可以設置在絕緣膜801中。該些接觸可以包括接觸401和電容接觸403。接觸401設置在第一摻雜區域301上並且電性連接至第一摻雜區域301。該些電容接觸403分別設置在第二摻雜區域303上並且分別電性連接至第二摻雜區域303。在所述的實施例中，接觸401形成為包括鎢。
參照圖35，絕緣膜803可以設置在絕緣膜801上。該些位元線接觸405可以設置在絕緣膜803中。(於圖35中僅顯示出一個位元線接觸。)第一覆蓋層407可以設置在絕緣膜803中和接觸401的頂表面上；換句話說，第一覆蓋層407可以設置在該些位元線接觸405和接觸401之間。此外，第一覆蓋層407可以設置在該些位元線接觸405的側壁上並附著到該些位元線接觸405的側壁。第一覆蓋層407可以包括氮化鎢。
參照圖35，絕緣膜805可以設置在絕緣膜803上。該些位元線409可以設置在絕緣膜805中和該些位元線接觸405和第一覆蓋層407上。(於圖35僅顯示出一個位元線409。)絕緣膜807可以設置在絕緣膜805上。該些電容插塞411可以通過絕緣膜807、絕緣膜805、和絕緣膜803。該些電容插塞411可以分別相應地電性連接至電容接觸403。
參照圖35，電容接觸403包括頸部403-1和位於頸部403-1之上的頭部403-2，其中頭部403-2的上部寬度W1大於頸部403-1的上部寬度W2。在一些實施例中，頸部403-1的上部寬度W2與頭部403-2的底部寬度實質上相同。在一些實施例中，頭部403-2具有一彎曲側壁403-3。在一些實施例中，頭部403-2具有漸縮的輪廓。
參照圖35，在一些實施例中，複數個第一間隔物808A分別設置在電容插塞411的突出部分411A上。在一些實施例中，第一間隔物 808A包括金屬矽化物並且設置在突出部分411A的側壁上。在一些實施例中，第一間隔物808A的寬度W4大於電容插塞411的寬度W3。在一些實施例中，複數個第二間隔物808B分別設置在第一間隔物808A之上。在一些實施例中，第一間隔物808A包括多晶矽並且設置在突出部分411A的側壁上，而第二間隔物808B包括來自第一間隔物808A的多晶矽的金屬矽化物。在一些實施例中，突出部分411A、第一間隔物808A、和第二間隔物808B在電容接觸403之上形成著陸墊810。
參照圖35，絕緣膜809可以設置在絕緣膜807上。該些電容結構501可以設置在絕緣膜809中。該些電容結構501可以包括底部電極505、電容絕緣層507、和頂部電極509。該些底部電極505可以向內設置在絕緣膜809中，並且分別相應地電性連接至該些插塞816。電容絕緣層507可以設置在該些底部電極505上。頂部電極509可以設置在電容絕緣層507上。
參照圖35，絕緣膜811可以設置在絕緣膜809上。底部導通孔413可以設置在絕緣膜811中並且電性連接至頂部電極509。底部導通孔413可以包括鎢。絕緣膜813可以設置在絕緣膜811上。第一導電層415可以設置在絕緣膜813中和底部導通孔413上方。第二覆蓋層417可以設置在底部導通孔413的頂表面上，且第二覆蓋層417可以設置在底部導通孔413和第一導電層415之間。此外，第二覆蓋層417可以設置在第一導電層415的側壁上並附著到第一導電層415的側壁。第二覆蓋層417可以包括氮化鎢。
圖36到圖37根據本揭露的一實施例以剖面示意圖顯示製造該半導體元件的部分流程。
參照圖36，半導體元件可以包括複數個第三覆蓋層419。該些第三覆蓋層419可以分別相應地設置在電容接觸403和該些電容插塞411之間。換句話說，該些第三覆蓋層419可以分別相應地設置在形成為包括鎢的電容接觸403之頂表面上。該些第三覆蓋層419可以分別相應地設置在該些電容插塞411上並附著到該些電容插塞411的側壁。該些第三覆蓋層419可以包括氮化鎢。在本實施例中，只有第一覆蓋層407、第二覆蓋層417、和該些第三覆蓋層419分別設置在接觸401、底部導通孔413、和電容接觸403上。然而，也可應用其他導電層或導通孔。
應注意的是，在本實施例中，覆蓋層可被視為第一覆蓋層407、第二覆蓋層417、或第三覆蓋層419，但不限於此。導電特徵可被視為接觸401、電容接觸403、或底部導通孔413，但不限於此。
參照圖37，半導體元件可以包括第一阻障層421。第一阻障層421可以設置在第一覆蓋層407和該些位元線接觸405之間。第一阻障層421可以由例如鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭、或前述之組合形成。第一阻障層421可以改善第一覆蓋層407和該些位元線接觸405之間的附著力。
由於著陸墊具有第一間隔物，其中第一間隔物的寬度大於電容插塞的寬度，因此可以顯著解決隨後形成的電容結構與著陸墊之間的未對準。
由於電容接觸包括頸部和具有漸縮輪廓的頭部，因此可以顯著地解決隨後形成的電容結構和電容接觸之間的未對準。此外，覆蓋層可以減少半導體元件中缺陷的形成；因此，半導體元件的產率相應地提高。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本揭露案之申請專利範圍內。
101:基板
103:隔離結構
105:主動區域
201:字元線
301:第一摻雜區域
303:第二摻雜區域
401:接觸
403:電容接觸
403-1:頸部
403-2:頭部
405:位元線接觸
407:第一覆蓋層
409:位元線
411:電容插塞
411A:突出部分
413:底部導通孔
415:第一導電層
417:第二覆蓋層
419:第三覆蓋層
421:第一阻障層
501:電容結構
503:電容溝槽
505:底部電極
507:電容絕緣層
509:頂部電極
801:絕緣膜
803:絕緣膜
805:絕緣膜
807:絕緣膜
808A:第一間隔物
808B:第二間隔物
809:絕緣膜
810:著陸墊
811:絕緣膜
812:絕緣膜
813:絕緣膜
814:絕緣膜
816:插塞

Claims (18)

  1. 一種半導體元件，包括：一基板；複數個著陸墊，設置在該基板之上，其中該些著陸墊之至少一者包括一電容插塞的一突出部分與位於該突出部分之上的一第一間隔物，其中該第一間隔物的一寬度大於該電容插塞的一寬度；複數個電容接觸，設置於該基板之上，其中該些著陸墊設置在該些電容接觸之上，其中該些電容接觸之至少一者具有一頸部和位於該頸部之上的一頭部，其中該頭部的一上部寬度大於該頸部的一上部寬度；設置在該基板之上的複數個位元線接觸和分別設置在該些位元線接觸之上的複數個位元線，其中該些位元線之至少一者為延伸於該些複數個電容接觸之兩個相鄰電容接觸之間的一波狀條紋，其中該些複數個位元線之至少一者之頂表面和該些複數個電容接觸之至少一者之頭部之頂表面係位於共平面上；以及複數個電容結構，分別設置在該些著陸墊之上。
  2. 如請求項1所述之半導體元件，其中該第一間隔物包括金屬矽化物且設置在該突出部分的一側壁上。
  3. 如請求項1所述之半導體元件，其中該第一間隔物包括多晶矽且設置在該突出部分的一側壁上。
  4. 如請求項3所述之半導體元件，更包括一第二間隔物，設置在該第一間隔物之上。
  5. 如請求項4所述之半導體元件，其中該第二間隔物包括金屬矽化物。
  6. 如請求項1所述之半導體元件，其中該頭部的該上部寬度大於該頭部的一底部寬度。
  7. 如請求項1所述之半導體元件，其中該頸部的該上部寬度與該頭部的一底部寬度相同。
  8. 如請求項1所述之半導體元件，其中該頭部具有一彎曲側壁。
  9. 如請求項1所述之半導體元件，其中該頭部具有漸縮的輪廓。
  10. 一種半導體元件的製備方法，包括：提供一基板，其包括複數個第一區域和第二區域；分別形成複數個位元線接觸於該基板的該些第一區域之上；分別形成複數個位元線於該些位元線接觸之上；分別形成複數個電容接觸於該基板的該些第二區域之上；分別形成複數個電容插塞於該些電容接觸之上；分別形成複數個第一間隔物於該些電容插塞的複數個突出部分之 上，其中該第一間隔物的一寬度大於該電容插塞的一寬度；分別形成複數個電容接觸於該基板之上，其中該些第一間隔物形成於該些電容接觸之上，該些電容接觸之至少一者具有一頸部和位於該頸部之上的一頭部，其中該頭部的一上部寬度大於該頸部的一上部寬度；以及分別形成複數個電容結構於該些第一間隔物之上的插塞之上；其中該些位元線之至少一者為延伸於該些複數個電容接觸之兩個相鄰電容接觸之間的一波狀條紋，其中該些複數個位元線之至少一者之頂表面和該些複數個電容接觸之至少一者之頭部之頂表面係位於共平面上。
  11. 如請求項10所述之半導體元件的製備方法，其中該第一間隔物包括金屬矽化物且形成於該突出部分的一側壁上。
  12. 如請求項10所述之半導體元件的製備方法，其中該第一間隔物包括多晶矽且設置在該突出部分的一側壁上。
  13. 如請求項12所述之半導體元件的製備方法，更包括：分別形成複數個第二間隔物於該些第一間隔物之上。
  14. 如請求項13所述之半導體元件的製備方法，其中該第二間隔物包括金屬矽化物。
  15. 如請求項10所述之半導體元件的製備方法，其中形成複數個電容接觸包括：形成一接觸孔於一介電堆疊中，該介電堆疊具有一第一層和位於該第一層之上的一第二層；移除圍繞著該接觸孔的一部分該第二層以形成一變形孔，該變形孔在該第一層中具有一窄部且在該第二層中具有一寬部；以及將一導電材料沉積於該變形孔中。
  16. 如請求項15所述之半導體元件的製備方法，其中該接觸孔與該第二層中的一位元線溝槽一體成形。
  17. 如請求項16所述之半導體元件的製備方法，更包括：以一填充材料填充該位元線溝槽和該接觸孔的一較低部分。
  18. 如請求項17所述之半導體元件的製造方法，其中移除圍繞著該接觸孔的一部分該第二層是在以一填充材料填充該接觸孔的該較低部分之後實行。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791260B2 (en) * 2021-02-02 2023-10-17 Micron Technology, Inc. Contacts for twisted conductive lines within memory arrays
CN113078115B (zh) * 2021-03-26 2022-06-24 长鑫存储技术有限公司 半导体结构及其形成方法
US20230030843A1 (en) * 2021-07-30 2023-02-02 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
US11521976B1 (en) * 2021-09-03 2022-12-06 Nanya Technology Corporation Semiconductor device with bit line contact and method for fabricating the same
US11830812B2 (en) * 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor device with T-shaped landing pad structure
US11839072B2 (en) * 2022-04-08 2023-12-05 Nanya Technology Corporation Method for preparing semiconductor device with T-shaped landing pad structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920783A (en) * 1998-02-07 1999-07-06 United Microelectronics Corp. Method of fabricating a self-aligned silicide MOSFET
US20040191930A1 (en) * 2003-03-27 2004-09-30 Son Yoon-Ho Methods of forming ferroelectric capacitors using separate polishing processes and ferroelectric capacitors so formed
US20070249133A1 (en) * 2006-04-11 2007-10-25 International Business Machines Corporation Conductive spacers for semiconductor devices and methods of forming
US20080121960A1 (en) * 2006-11-24 2008-05-29 Elpida Memory, Inc. Semiconductor device and method of forming the same
US8957467B2 (en) * 2007-07-27 2015-02-17 Ps4 Luxco S.A.R.L. Method of fabricating a semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061305A (ko) * 1999-03-25 2000-10-16 윤종용 반도체 장치의 제조 방법
US6563162B2 (en) * 2001-03-21 2003-05-13 Samsung Electronics Co., Ltd. Semiconductor memory device for reducing parasitic bit line capacitance and method of fabricating the same
KR101902402B1 (ko) * 2012-04-05 2018-09-28 삼성전자 주식회사 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR102171267B1 (ko) * 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
TWI557850B (zh) * 2015-02-24 2016-11-11 華邦電子股份有限公司 記憶元件及其製造方法
CN105990370A (zh) * 2015-03-06 2016-10-05 华邦电子股份有限公司 存储元件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920783A (en) * 1998-02-07 1999-07-06 United Microelectronics Corp. Method of fabricating a self-aligned silicide MOSFET
US20040191930A1 (en) * 2003-03-27 2004-09-30 Son Yoon-Ho Methods of forming ferroelectric capacitors using separate polishing processes and ferroelectric capacitors so formed
US20070249133A1 (en) * 2006-04-11 2007-10-25 International Business Machines Corporation Conductive spacers for semiconductor devices and methods of forming
US20080121960A1 (en) * 2006-11-24 2008-05-29 Elpida Memory, Inc. Semiconductor device and method of forming the same
US8957467B2 (en) * 2007-07-27 2015-02-17 Ps4 Luxco S.A.R.L. Method of fabricating a semiconductor device

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