TWI763502B - 具有導電聚合物之著陸墊的半導體元件及其製備方法 - Google Patents

具有導電聚合物之著陸墊的半導體元件及其製備方法 Download PDF

Info

Publication number
TWI763502B
TWI763502B TW110118854A TW110118854A TWI763502B TW I763502 B TWI763502 B TW I763502B TW 110118854 A TW110118854 A TW 110118854A TW 110118854 A TW110118854 A TW 110118854A TW I763502 B TWI763502 B TW I763502B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
layer
width
conductive polymer
landing pad
Prior art date
Application number
TW110118854A
Other languages
English (en)
Other versions
TW202207370A (zh
Inventor
徐嘉祥
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202207370A publication Critical patent/TW202207370A/zh
Application granted granted Critical
Publication of TWI763502B publication Critical patent/TWI763502B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/5328—Conductive materials containing conductive organic materials or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H10K85/1135—Polyethylene dioxythiophene [PEDOT]; Derivatives thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本揭露提供一種具有導電聚合物之著陸墊之半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一介電層、一栓塞以及一導電聚合物的著陸墊；該介電層設置在該基底上；該栓塞設置在該介電層中；該導電聚合物的著陸墊設置在該介電層上。該方法包括：提供一基底；形成具有一栓塞的一介電層在該基底上；執行一蝕刻製程，以移除該介電層的一部份，進而暴露該栓塞的一突出部；形成一導電聚合物層，以覆蓋該介電層與該突出部，其中該突出部具有一第一寬度；以及移除該導電聚合物的一部分，以形成一著陸墊在該介電層上，其中該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。

Description

具有導電聚合物之著陸墊的半導體元件及其製備方法
本申請案主張2020年8月13日申請之美國正式申請案第16/992,986號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有導電聚合物之一著陸墊的半導體元件，以及該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一介電層，設置在該基底上；一栓塞，設置在該介電層中，其中該栓塞具有一突出部，該突出部具有一第一寬度；以及一著陸墊，設置在該介電層上，其中該著陸墊包含導電聚合物，且該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
在本揭露的一些實施例中，該著陸墊還包括一阻障層，該阻障層位在該突出部與該第二矽化物層之間。
在本揭露的一些實施例中，該導電聚合物層包含石墨烯(graphene)。
在本揭露的一些實施例中，該導電聚合物層包含共軛聚合物(conjugated polymer)。
在本揭露的一些實施例中，該共軛聚合物包含聚苯乙烯磺酸鹽(polyethylenediox ythiophene，PEDOT)或聚苯胺(polyaniline，PANI)。
在本揭露的一些實施例中，該半導體元件還包括一電容接觸點，係位在該基底上，該著陸墊設置在該電容接觸點上，該電容接觸點具有一頸部以及一頭部，該頭部位在該頸部上，其中該頭部的一上寬度係較大於該頸部的一上寬度，且該著陸墊的該第二寬度係較大於該頭部的該上寬度。
在本揭露的一些實施例中，該頭部的該上寬度係較大於該頭部的一下寬度。
在本揭露的一些實施例中，該頸部的該上寬度係大致相同 於該頭部的一下寬度。
在本揭露的一些實施例中，該頭部具有一彎曲側壁。
在本揭露的一些實施例中，該頭部具有錐形輪廓。
在本揭露的一些實施例中，該半導體元件還包括：一位元線接觸點與一位元線，該位元線接觸點設置在該基底上，該位元線設置在該位元線接觸點上，其中該位元線為一波狀條紋(undulating stripe)，係在位在該基底上的二相鄰電容接觸點之間延伸；以及一電容結構，設置在該著陸墊上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；形成具有一栓塞的一介電層在該基底上；執行一蝕刻製程，以移除該介電層的一部分，進而暴露該栓塞的一突出部；形成一導電聚合物層，以覆蓋該介電層與該突出部，其中該突出部具有一第一寬度；以及移除該導電聚合物的一部分，以形成一著陸墊在該介電層上，其中該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成一阻障層在該栓塞與該介電層之間，且該蝕刻製程係移除該介電層的一部分，以暴露該栓塞的該突出部以及該阻障層的一上部。
在本揭露的一些實施例中，移除該導電聚合物層的移除之該步驟係包括：對準具有一圖案化孔的一遮罩在該導電聚合物層上；以及放射多個帶電粒子束經過該遮罩的圖案化孔，以形成一圖案化導電聚合物。
在本揭露的一些實施例中，該導電聚合物層係由一共軛聚 合物所製。
在本揭露的一些實施例中，該導電聚合物層的一放射區係形成一隔離聚合物層，且該等帶電粒子束係為多個電子與多個離子其中之一。
在本揭露的一些實施例中，該遮罩係為一遮蔽罩(shadow mask)，且該等離子係為多個離子的一材料，該材料係選自以下群組：氫(H)、鋰(Li)、鈉(Na)、鉀(K)、銣(Rb)、鍅(Fr)、氯(Cl)、溴(Br)、碘(I)、砈(At)、氖(Ne)、氪(Kr)、氙(Xe)、氡(Rn)、氦(He)、氬(Ar)、氮(N)、氧(O)以及銫(Cs)。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成一電容接觸點在該基底上，且該著陸墊係形成在該電容接觸點上；其中該電容接觸點具有一頸部以及一頭部，該頭部位在該頸部上，且該頭部的一上寬度係較大於該頸部的一上寬度。
在本揭露的一些實施例中，形成該電容接觸點係包括：形成一接觸孔在一介電堆疊中，該介電堆疊具有一第一層以及一第二層，該第二層位在該第一層上；移除該第二層圍繞該接觸孔的一部分，以形成一轉換孔(transformed hole)，該轉換孔具有一窄部以及一寬部，該窄部位在該第一層中，該寬部位在該第二層中；以及充填一導電材料進入該轉換孔中。
在本揭露的一些實施例中，該接觸孔係與一位元線溝槽一體形成在該第二層中，且該方法還包括：填滿該位元線溝槽以及該接觸點的一下部，其係以一填充材料進行充填；其中該第二層圍繞該接觸孔之一部分的移除係在以一犧牲材料(sacrificial material)充填該接觸孔的該下部 之後所執行。
該著陸墊的寬度係較大於該電容栓塞的寬度；因此，可顯著地解決依序形成的電容結構與該著陸墊之間的未對準(misalignment)。
此外，由於具有頸部與頭部且具有一錐形輪廓的電容接觸點，所以可顯著地解決依序形成的電容結構與該電容接觸點之間的未對準。再者，該覆蓋層可減少形成在該半導體元件的多個缺陷；因此，可對應提升該半導體元件的良率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
101:基底
103:絕緣結構
105:主動區
201:字元線
203:下層
205:中間層
207:上層
209:溝槽開口
211:帶電粒子束
213:遮罩
213':圖案化孔
301:第一摻雜區
303:第二摻雜區
311:導電聚合物層
312:光阻圖案
313:共軛導電聚合物層(圖案化導電聚合物)
313A:導電塊
313B:隔離塊
401:接觸點
402:接觸孔
402-1:填充材料
403:電容接觸點
403-1:頸部
403-2:頭部
403-3:彎曲側壁
404:轉換孔
404-1:窄部
404-2:寬部
405:位元線接觸點
407:第一覆蓋層
408:位元線溝槽開口
408-1:填充材料
409:位元線
411:電容栓塞
411A:突出部
412:阻障層
412A:上部
413:導電通孔
415:第一導電層
417:第二覆蓋層
419:覆蓋層
501:電容結構
503:電容溝槽
505:下電極
507:電容隔離層
509:上電極
801:第一隔離膜
803:第二隔離膜
805:第三隔離膜
807:第四隔離膜
808:導電聚合物層
808A:第一間隙子
808B:第二間隙子
809:第五隔離膜
810:著陸墊
810A:著陸墊
811:第六隔離膜
813:第七隔離膜
814:第五隔離膜
816:內連接栓塞
10:方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
X:方向
Z:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。
圖2及圖3為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖4為依據圖3之半導體元件的頂視示意圖。
圖5到圖7為依據本揭露一實施例中製備一種半導體元件之部分流 程的剖視示意圖。
圖8為依據圖7之半導體元件的頂視示意圖。
圖9為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖10為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖11為依據圖10之半導體元件的頂視示意圖。
圖12為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖13為依據圖12之半導體元件的頂視示意圖。
圖14為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖15為依據圖14之半導體元件的頂視示意圖。
圖16為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖17為依據圖16之半導體元件的頂視示意圖。
圖18為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖19為依據圖18之半導體元件的頂視示意圖。
圖20為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖21為依據圖20之半導體元件的頂視示意圖。
圖22到圖27為依據本揭露一實施例中製備一種半導體元件之部分 流程的剖視示意圖。
圖28到圖29為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖30到圖33為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
圖34為依據圖33之半導體元件的頂視示意圖。
圖35到圖38為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相 應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦 的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。圖2及圖3為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖4為依據圖3之半導體元件的頂視示意圖。
請參考圖1及圖2，在步驟S11，可提供一基底101，以及複數個第一區以及第二區係形成在基底中。舉例來說，基底101可由下列材料所製：矽、摻雜矽、矽鍺、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺、砷化鎵、磷化鎵、磷砷化鎵(gallium arsenide phosphide)、磷化銦或磷化銦鎵(indium gallium phosphide)。
請參考圖3及圖4，複數個絕緣結構103可形成在基底101中。在剖視圖中，複數個絕緣結構103係相互分開設置，且界定出複數個主動區105。舉例來說，複數個絕緣結構103可由一隔離材料所製，例如 氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽(fluoride-doped silicate)或類似物。在頂視圖中，複數個主動區105可在一方向延伸，該方向係相對一方向X傾斜。應當理解，在本揭露中，氮氧化矽代表一物質(substance)包含矽、氮(nitrogen)以及氧(oxygen)，其中氧所佔的比例大於氮所佔的比例。氧化氮化矽代表一物質包含矽、氧以及氮，其中氮所佔的比率大於氧所佔的比例。
圖5到圖7為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖8為依據圖7之半導體元件的頂視示意圖。
請參考圖1及圖5到圖8，複數個字元線201可形成在基底101中。在所述的實施例中，複數個字元線201可沿著方向X延伸。每一字元線201包括一下層203、一中間層205、一上層207以及一溝槽開口209。請參考圖5，在所述的實施例中，可使用一微影(photolithography)製程，以圖案化基底101，進而界定出複數個溝槽開口209的位置。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個溝槽開口209在基底101中。請參考圖6，在蝕刻製程之後，複數個下層203可對應形成並貼合到複數個溝槽開口203的各側壁以及複數個溝槽開口209的各底部。舉例來說，複數個下層203係可由下列材料所製：氧化矽、氮氧化矽、氧化氮化矽、氮化矽或類似物。
請參考圖7及圖8，複數個中間層205可對應形成在複數個下層203上。複數個中間層205的各上表面可較低於基底101的一上表面。舉例來說，複數個中間層205可由下列材料所製：摻雜多晶矽、金屬材料或金屬矽化物。舉例來說，金屬矽化物可為矽化鎳、矽化鉑、矽化鈦、矽化鉬(molybdenum silicide)、矽化鈷、矽化鉭、矽化鎢或類似物。複數個 上層207可對應形成在複數個中間層205上。複數個上層207的各上表面可位在與基底101的上表面之相同的垂直位面處。舉例來說，複數個上層207可由下列材料所製：氧化矽、氮氧化矽、氧化氮化矽、氮化矽或類似物。
圖9為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
請參考圖1及圖9，複數個第一區與第二區可形成在基底101的複數個主動區105中。複數個摻雜區可包括一第一摻雜區301以及多個第二摻雜區303。第一摻雜區301設置在相鄰對的字元線201之間。該等第二摻雜區303係分別設置在複數個絕緣結構103與複數個字元線201之間。第一摻雜區301與該等第二摻雜區303係分別摻雜有一摻雜物，例如磷、砷或銻。第一摻雜區301與該等第二摻雜區303係分別具有摻雜濃度，係介於1E17 atoms/cm3與1E19 atoms/cm3之間。
圖10為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖11為依據圖10之半導體元件的頂視示意圖。
請參考圖10及圖11，複數個位元線接觸點可形成在基底上。舉例來說，一第一隔離膜801可形成在基底101上。舉例來說，第一隔離膜801可由下列材料所製：氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)或其組合，但並不以此為限。複數個接觸點401可形成在第一隔離膜801中。可使用一微影製程，以圖案化第一隔離膜801，進而界定複數個接觸點401的位置。在微影製程之後，可執行一蝕刻製程，例如非等向性乾蝕刻製程，以 形成複數個開口在第一隔離膜801中。在蝕刻製程之後，舉例來說，可藉由一金屬化製程沉積一導電材料在複數個開口中，以形成複數個接觸點401，該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似物。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，請參考圖10及圖11，接觸點401係設置在第一摻雜區301上，且電性連接到第一摻雜區301。在所述的實施例中，接觸點401係包含鎢。當接觸點401的上表面暴露在氧或氣體下時，多個缺陷可輕易地形成在包含鎢之接觸點401的一上表面上。該等缺陷係可影響半導體元件的良率。
圖12為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖13為依據圖12之半導體元件的頂視示意圖。
請參考圖1及圖12與圖13，複數個位元線接觸點405可形成在基底101上。(在圖12中僅顯示出一個位元線接觸點405。)一第二隔離膜803可由與第一隔離膜801相同的材料所製，但並不以此為限。可使用一微影製程，以圖案化第二隔離膜803，進而界定複數個位元線接觸點405。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個位元線接觸點開口在第二隔離膜803中。接觸點401的一上表面可經由複數個位元線接觸點開口而暴露。可選擇地執行一清洗製程，該清洗製程係使用還原劑(reducing agent)，以移除在包含鎢之接觸點401的上表面上的該等缺線。而還原劑可為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)或其組合。
請參考圖11及圖12，在清洗製程之後，係形成包含氮化鎢的一第一覆蓋層407，以覆蓋複數個位元線接觸點開口的各底部與各側壁。第一覆蓋層407可避免包含鎢之接觸點401的上表面暴露在氧及空氣下；因此，第一覆蓋層407可減少包含鎢之接觸點401的上表面上的該等缺陷之形成。舉例來說，一導電材料係藉由一金屬化製程而沉積在複數個位元線接觸點開口中，以形成複數個位元線接觸點405，而該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在金屬化製程之後，係執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖12及圖13，複數個位元線接觸點405係對應電性連接到該等第一接觸點401；也就是說，複數個位元線接觸點405係電性耦接到第一摻雜區301。
圖14為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖15為依據圖14之半導體元件的頂視示意圖。
請參考圖14及圖15，複數個位元線可分別形成在基底上的複數個位元線接觸點上。(圖14中僅顯示一個位元線409。)一第三隔離膜805可形成在第二隔離膜803上。第三隔離膜805係由與第一隔離膜801相同的材料所製，但並不以此為限。可使用一微影製程以圖案化第三隔離膜805，進而界定複數個位元線409的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個位元線溝槽開口408在第三隔離膜805中。在一些實施例中，微影製程亦可圖案化第三隔離膜805，以界定複數個接觸孔402的位置，並可執行一蝕刻製程，以形成複 數個接觸孔402，進而穿經第三隔離膜805、第二隔離膜803以及第一隔離膜801。換言之，該等接觸孔402被認為是深孔，同時該等位元線溝槽開口408係被認為相對淺孔。
圖16為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖17為依據圖16之半導體元件的頂視示意圖。在一些實施例中，該等位元線溝槽開口408與該等接觸孔402可藉由一些製程並以材料填滿，而該等製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在一些實施例中，該等接觸孔402可較深於該等位元線溝槽開口408，且該等位元線溝槽開口408可完全被一填充材料408-1所完全填滿，以及該等接觸孔402可被一填充材料402-1所部分充填，而填充材料402-1係可相同於填充材料408-1。在一些實施例中，該等接觸孔402在第三隔離膜805中的上部並未被填充材料402-1所充填。
請參考圖18及圖21，複數個電容接觸點係分別位在基底的該等第二區上。圖18為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖19為依據圖18之半導體元件的頂視示意圖。在一些實施例中，可執行一蝕刻製程，例如一等向性蝕刻製程，以移除第三隔離膜805圍繞該等接觸孔402的一部份，進而形成複數個轉換孔404，該等轉換孔404具有一窄部404-1以及一寬部404-2，窄部404-1係被第二隔離膜803中的填充材料402-1所占據，而寬部404-2係位在第三隔離膜805中。
圖20為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖21為依據圖20之半導體元件的頂視示意圖。在一些實施例中，填充材料402-1與填充材料408-1係分別從該等轉換孔404與 該等位元線溝槽開口408剝離。在剝離填充材料之後，一導電材料係藉由一金屬化製程而沉積在複數個位元線溝槽開口408中以形成複數個位元線409，以及沉積在該等轉換孔404中以形成複數個電容接觸點403，而該等導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
在一些實施例中，電容接觸點403包括一頸部403-1以及一頭部403-2，頭部403-2係位在頸部403-1上，其中頭部403-2的一上寬度W1係較大於頸部403-1的一上寬度W2。在一些實施例中，頸部403-1的上寬度W2係大致相同於頭部403-2的一下寬度。在一些實施例中，頭部403-2具有一彎曲側壁403-3。在一些實施例中，頭部403-2具有錐形輪廓。
請參考圖20及圖21，在頂視圖中，複數個位元線409可沿一方向Y延伸，並以波浪線(wavy lines)實現。複數個位元線接觸點405係位在複數個位元線409與複數個主動區105的交叉處。以波浪線實現的複數個位元線409係可增加在複數個位元線接觸點403與複數個主動區105之間的一接觸面積；因此，可降低在複數個位元線接觸點405與複數個主動區105之間的一接觸電阻。
請參考圖1及圖22，在步驟S13，具有複數個電容栓塞的一介電層係形成在複數個電容接觸點上。圖22為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。請參考圖1及圖22，複數個電容栓塞411可形成在基底101上。一第四隔離膜807可形成在第三隔離膜805上。第四隔離膜807可由與第一隔離膜801相同的材料所製，但並不以 此為限。可使用一微影製程以圖案化第四隔離膜807，進而界定複數個電容栓塞411的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個栓塞開口，該等栓塞開口係穿經第四隔離膜807、第三隔離膜805以及第二隔離膜803。在蝕刻製程之後，一導電材料係藉由一金屬化製程而沉積在複數個栓塞開口中，以形成複數個電容栓塞411在頭部403-2上，舉例來說，該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在一些實施例中，複數個阻障層412可分別對應設置在該等電容栓塞411與第二隔離膜803之間。複數個覆蓋層419可分別對應設置在複數個栓塞411的各側壁上，並貼合到複數個栓塞411的各側壁。複數個覆蓋層419可包含鈦(Ti)、氮化鈦(TiN)或其組合。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘的沉積材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖1及圖23，在步驟S15，係執行一蝕刻製程以移除介電層的一部份，進而暴露電容栓塞的一突出部。圖23為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。請參考圖1及圖23，係執行一回蝕製程以移除第四隔離膜807的一部份，進而暴露電容栓塞411的一突出部411A以及阻障層412的一上部412A。在一些實施例中，在回蝕製程之後，電容栓塞411的上表面係較高於第四隔離膜807的上表面，並暴露上部412A的側壁。
請參考圖1及圖24，在步驟S17，係執行一沉積製程以形成一導電聚合物層，該導電聚合物層係覆蓋介電層與突出部。圖24為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。在一些實 施例中，係執行一沉積製程以形成一導電聚合物層311，而導電聚合物層311係覆蓋第四隔離膜807的上表面、突出部411A的上表面以及上部412A的側壁。在一些實施例中，導電聚合物層311包含石墨烯。
請參考圖1及圖25，在步驟S19，移除導電聚合物層的一部分，以形成一著陸墊在介電層上，其中著陸墊具有一第二寬度，係較大於突出部的第一寬度。圖25為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
在一些實施例中，請參考圖26，執行一微影製程以形成多個光阻圖案312在導電聚合物層311上，以及執行一蝕刻製程以移除導電聚合物層311的一部份，以形成多個著陸墊810在如圖27的第四隔離膜807上，其中該等著陸墊包括電容栓塞411的突出部411A以及該等阻障層412的上部412A。在一些實施例中，該等著陸墊810具有一寬度W4，係較大於電容栓塞411之突出部411A的寬度W3。
在一些實施例中，請參考圖28，導電聚合物層係為包含共軛聚合物(conjugated polymer)的一共軛導電聚合物層313，而共軛聚合物係例如聚苯乙烯磺酸鹽(polyethylenediox ythiophene，PEDOT)或聚苯胺(polyaniline，PANI)。在一些實施例中，在形成位在第四隔離膜807上的共軛導電聚合物層313之後，具有一圖案化孔213'的一遮罩213係對準在共軛導電聚合物層313上；多個帶電粒子束211係放射經過遮罩213的圖案化孔213'，以轉換共軛導電聚合物層313成為一圖案化導電聚合物313，而圖案化導電聚合物313具有多個導電塊313A以及多個隔離塊313B。接下來，在一些實施例中，然後移除該等隔離塊313B，以形成多個著陸墊810A在第四隔離膜807上，如圖29所示。在一些實施例中，著陸墊810A 具有一寬度W4係較大於電容栓塞411之突出部411A的寬度W3。在一些實施例中，該等帶電粒子束係為多個電子以及多個離子其中之一，該遮罩係為一遮蔽罩(shadow mask)，且該等離子係為多個離子的一材料，該材料係選自以下群組：氫(H)、鋰(Li)、鈉(Na)、鉀(K)、銣(Rb)、鍅(Fr)、氯(Cl)、溴(Br)、碘(I)、砈(At)、氖(Ne)、氪(Kr)、氙(Xe)、氡(Rn)、氦(He)、氬(Ar)、氮(N)、氧(O)以及銫(Cs)。
圖30為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。在一些實施例中，具有複數個內連接栓塞816的一第五隔離膜814可形成在著陸墊810上。第五隔離膜814可由與第一隔離膜801相同的材料所製，但並不以此為限。可執行一微影製程以圖案化第五隔離膜814，進而界定複數個內連接栓塞816的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個栓塞開口，該栓塞開口係穿經第五隔離膜804。在蝕刻製程之後，一導電材料係藉由一金屬化製程而沉積在複數個栓塞開口中，以形成複數個內連接栓塞816在著陸墊810上，而該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。在一些實施例中，著陸墊810具有一寬度W4，係較大於該等內連接栓塞816的寬度W5，以及著陸墊810的寬度W4係較大於頭部403-2的上寬度W1。
圖31到圖33為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。圖34為依據圖33之半導體元件的頂視示意 圖。請參考圖30到圖33，複數個電容結構501係分別形成在複數個著陸墊810上。在一些實施例中，複數個電容結構501可包括一下電極505、一電容隔離層507以及一上電極509。
請參考圖31，一第五隔離膜809可形成在第四隔離膜807上。第五隔離膜809可由與第一隔離膜801相同的材料所製，但並不以此為限。可使用一微影製程以圖案化第五隔離膜809，進而界定複數個電容溝槽503的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個電容溝槽503，該等電容溝槽503係穿經第五隔離膜809。複數個內連接栓塞816可經由複數個電容溝槽503而暴露。
請參考圖32，複數個下電極505可分別對應形成在複數個電容溝槽503；換言之，複數個下電極505可朝內形成在第五隔離膜809中。舉例來說，複數個下電極505可由摻雜多晶矽、金屬矽化物、鋁、銅或鎢。複數個下電極505可分別對應連接到複數個內連接栓塞816。
請參考圖32，可形成電容隔離層507以貼合到複數個下電極505的各側壁與各底部以及第五隔離膜809的各上表面。電容隔離層507可為一單一層或多層。在所述的實施例中，電容隔離層507可為一單一層或多層。尤其是，電容隔離層507可為一單一層，其係由一高介電常數材料所製，例如鈦酸鍶鋇(barium strontium titanate)、鈦酸鉛鋯(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)或類似物。或者是，在另外的實施例中，電容隔離層507可為多層，其係由氧化矽、氮化矽以及氧化矽所構成。
請參考圖33及圖34，可形成上電極509以充填複數個電容溝槽503中，並覆蓋電容隔離層507。舉例來說，上電極509係由摻雜多晶 矽、銅或鋁所製。
圖35到圖37為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。在一些實施例中，一導電通孔413以及一第一導電層415可形成在基底101上。請參考圖31，一第六隔離膜811可形成在第五隔離膜809上。第六隔離膜811可由與第一隔離膜801相同的材料所製，但並不以此為限。可使用一微影製程以圖案化第六隔離膜811，進而界定導電通孔413的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一導電通孔開口，該導電通孔開口係穿經第六隔離膜811。在蝕刻製程之後，一導電材料係藉由一金屬化製程而沉積在導電通孔開口中，以形成導電通孔413在第六隔離膜811中，舉例來說，該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
請參考圖35，在所述的實施例中，導電通孔413包含鎢。當導電通孔413的上表面暴露在氧或空氣中時，多個缺陷可輕易地形成在包含鎢之導電通孔413的一上表面上。該等缺陷可能影響半導體元件的良率。
請參考圖36，一第七隔離膜813可形成在第六隔離膜811。第七隔離膜813可由與第一隔離膜801相同的材料所製，但並不以此為限。可使用一微影製程以圖案化第七隔離膜813，進而界定第一導電層415的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一第一導電層溝槽在第七隔離膜813中。導電通孔413的 上表面可經由第一導電層溝槽而暴露。可選擇性地執行使用一還原劑的一清洗製程，以移除在包含鎢之導電通孔413的上表面上之該等缺陷。還原劑可為四氯化鈦、四氯化鉭或其組合。
請參考圖36及圖37，在清洗製程之後，可形成包含氮化鎢的一第二覆蓋層417，以覆蓋第一導電層溝槽的一底部與各側壁。第二覆蓋層417可避免包含鎢之導電通孔413的上表面暴露在氧或空氣中；因此，第二覆蓋層417可減少包含鎢之導電通孔413的上表面上之多個缺陷的形成。一導電材料係藉由一金屬化製程而沉積在第一導電層溝槽中，以形成第一導電層415，舉例來說，該導電材料係例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，該金屬化製程係例如化學氣相沉積、物理氣相沉積、噴濺或類似方法。在金屬化製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘沉積材料，並提供一大致平坦表面給接下來的處理步驟。
圖38為依據本揭露一實施例中製備一種半導體元件之部分流程的剖視示意圖。
請參考圖38，一半導體元件可包括一基底101、複數個絕緣結構103、複數個字元線201、複數個摻雜區、複數個隔離膜、複數個接觸點、複數個位元線接觸點405、一第一覆蓋層407、複數個位元線409、複數個栓塞411、複數個著陸墊810、複數個內連接栓塞816、一導電通孔413、一第一導電層415、一第二覆蓋層417以及複數個電容結構501。
請參考圖38，複數個絕緣結構103可設置在基底101中，且相互分開設置。複數個絕緣結構103可界定複數個主動區105。負數個字 元線201可設置在基底101中，且相互分開設置。每一字元線201包括一下層203、一中間層205以及一上層207。複數個下層203可分開朝內設置在基底101中。複數個中間層205可分別對應設置在複數個下層203上。複數個中間層205的各上表面可較低於基底101的一上表面。複數個上層207可分別對應設置在複數個中間層205上。複數個上層207的各上表面可位在與基底101的上表面相同的垂直位面。
請參考圖38，複數個摻雜區可設置在基底101的複數個主動區105中。每一摻雜區包括一第一摻雜區301以及多個第二摻雜區303。對於每一摻雜區而言，第一摻雜區301設置在相鄰對的字元線201之間。該等第二摻雜區303分別設置在複數個絕緣結構103與複數個字元線201之間。
請參考圖38，複數個隔離膜可設置在基底101上。複數個隔離膜可包括一第一隔離膜801、一第二隔離膜803、一第三隔離膜805、一第四隔離膜807、一第五隔離膜809、一第六隔離膜811以及一第七隔離膜813。第一隔離膜801可設置在基底101上。複數個接觸點可設置在第一隔離膜801中。複數個接觸點可包括一接觸點401以及多個電容接觸點403。接觸點401可設置在第一摻雜區301上，並電性連接到第一摻雜區301。該等電容接觸點403分別設置在該等第二摻雜區303上，且分別電性連接到該等第二摻雜區303。在所述的實施例中，接觸點401係包含鎢。
請參考圖38，第二隔離膜803可設置在第一隔離膜801上。複數個位元線接觸點405可設置在第二隔離膜803中。(在圖38中僅顯示一個位元線接觸點。)第一覆蓋層407可設置在第二隔離膜803中以及在接觸點401的一上表面上；換言之，第一覆蓋層407可設置在複數個位元線接 觸點405與接觸點401之間。此外，第一覆蓋層407可設置在複數個位元線接觸點405的各側壁上，且貼合到複數個位元線接觸點405的各側壁。第一覆蓋層407可包含氮化鎢。
請參考圖38，第三隔離膜805可設置在第二隔離膜803上。複數個位元線409可設置在第三隔離膜805中，以及在複數個位元線接觸點與第一覆蓋層407上。(在圖38中僅顯示一個位元線409。)第四隔離膜807可設置在第三隔離膜805上。可設置複數個栓塞411以穿經第四隔離膜807、第三隔離膜805以及第二隔離膜803。複數個栓塞411可分別對應電性連接到該等電容接觸點403。
請參考圖38，電容接觸點403包括一頸部403-1以及一頭部403-2，頭部403-2位在頸部403-1上，其中頭部403-2的一上寬度W1係較大於頸部403-1的一上寬度W2。在一些實施例中，頸部403-1的上寬度W2大致相同於頭部403-2的一下寬度。在一些實施例中，頭部403-2具有一彎曲側壁403-3。在一些實施例中，頭部403-2具有錐形輪廓。
請參考圖38，第五隔離膜809可設置在第四隔離膜807上。複數個電容結構501可設置在第五隔離膜809中。複數個電容結構501可包括複數個下電極505、一電容隔離層509以及一上電極509。複數個下電極505可朝內設置在第五隔離膜809中，且分別對應電性連接到複數個內連接栓塞816。電容隔離層507可設置在複數個下電極505上。上電極509可設置在電容隔離層507上。
請參考圖38，第六隔離膜811可設置在第五隔離膜809上。導電通孔413可設置在第六隔離膜811中，且電性連接到上電極509。導電通孔413可包含鎢。一第七隔離膜813可設置在第六隔離膜811上。第一導 電層415可設置在第七隔離膜813中以及在導電通孔413上。第二覆蓋層417可設置在導電通孔413的一上表面上，以及第二覆蓋層417可設置在導電通孔413與第一導電層415之間。此外，第二覆蓋層417可設置在第一導電層415的各側壁上，並貼合到第一導電層415的各側壁。
著陸墊810的寬度W4係較大於電容栓塞411之突出部411A的寬度；因此，可顯著地解決依序形成的電容結構501與著陸墊810之間的未對準(misalignment)。
此外，由於電容接觸點403具有頸部403-1與頭部403-2且具有錐形輪廓，所以可顯著地解決依序形成的電容結構503與電容接觸點403之間的未對準。此外，覆蓋層407、417可減少在半導體元件中之多個缺陷的形成；因此，對應提升半導體元件的良率。
本揭露之一實施例提供一種半導體元件，包括一基底；一介電層，設置在該基底上；一栓塞，設置在該介電層中，其中該栓塞具有一突出部，該突出部具有一第一寬度；以及一著陸墊，設置在該介電層上，其中該著陸墊包含導電聚合物，且該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；形成具有一栓塞的一介電層在該基底上；執行一蝕刻製程，以移除該介電層的一部分，進而暴露該栓塞的一突出部；形成一導電聚合物層，以覆蓋該介電層與該突出部，其中該突出部具有一第一寬度；以及移除該導電聚合物的一部分，以形成一著陸墊在該介電層上，其中該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
101:基底
103:絕緣結構
105:主動區
201:字元線
203:下層
205:中間層
207:上層
209:溝槽開口
301:第一摻雜區
303:第二摻雜區
311:導電聚合物層
401:接觸點
403:電容接觸點
403-1:頸部
403-2:頭部
405:位元線接觸點
407:第一覆蓋層
409:位元線
411:電容栓塞
411A:突出部
412A:上部
413:導電通孔
415:第一導電層
417:第二覆蓋層
501:電容結構
503:電容溝槽
505:下電極
507:電容隔離層
509:上電極
801:第一隔離膜
803:第二隔離膜
805:第三隔離膜
807:第四隔離膜
809:第五隔離膜
810:著陸墊
811:第六隔離膜
813:第七隔離膜
814:第五隔離膜
816:內連接栓塞
W1:寬度
W2:寬度
Z:方向

Claims (19)

  1. 一種半導體元件，包括：一基底；一介電層，設置在該基底上；一栓塞，設置在該介電層中，其中該栓塞具有一突出部，該突出部具有一第一寬度；以及一著陸墊，設置在該介電層上，其中該著陸墊包含導電聚合物，且該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
  2. 如請求項1所述之半導體元件，其中該導電聚合物層包含石墨烯。
  3. 如請求項1所述之半導體元件，其中該導電聚合物層包含共軛聚合物。
  4. 如請求項3所述之半導體元件，其中該共軛聚合物包含聚苯乙烯磺酸鹽或聚苯胺。
  5. 如請求項1所述之半導體元件，還包括一電容接觸點，係位在該基底上，該著陸墊設置在該電容接觸點上，該電容接觸點具有一頸部以及一頭部，該頭部位在該頸部上，其中該頭部的一上寬度係較大於該頸部的一上寬度，且該著陸墊的該第二寬度係較大於該頭部的該上寬度。
  6. 如請求項5所述之半導體元件，其中該頭部的該上寬度係較大於該頭部的一下寬度。
  7. 如請求項5所述之半導體元件，其中該頸部的該上寬度係大致相同於該頭部的一下寬度。
  8. 如請求項5所述之半導體元件，其中該頭部具有一彎曲側壁。
  9. 如請求項5所述之半導體元件，其中該頭部具有錐形輪廓。
  10. 如請求項1所述之半導體元件，還包括：一位元線接觸點與一位元線，該位元線接觸點設置在該基底上，該位元線設置在該位元線接觸點上，其中該位元線為一波狀條紋，係在位在該基底上的二相鄰電容接觸點之間延伸；以及一電容結構，設置在該著陸墊上。
  11. 一種半導體元件的製備方法，包括：提供一基底；形成具有一栓塞的一介電層在該基底上；執行一蝕刻製程，以移除該介電層的一部分，進而暴露該栓塞的一突出部；形成一導電聚合物層，以覆蓋該介電層與該突出部，其中該突出 部具有一第一寬度；以及移除該導電聚合物的一部分，以形成一著陸墊在該介電層上，其中該著陸墊具有一第二寬度，該第二寬度係較大於該突出部的該第一寬度。
  12. 如請求項11所述之半導體元件的製備方法，還包括：形成一阻障層在該栓塞與該介電層之間，且該蝕刻製程係移除該介電層的一部分，以暴露該栓塞的該突出部以及該阻障層的一上部。
  13. 如請求項11所述之半導體元件的製備方法，其中移除該導電聚合物層的移除之該步驟係包括：對準具有一圖案化孔的一遮罩在該導電聚合物層上；以及放射多個帶電粒子束經過該遮罩的圖案化孔，以形成一圖案化導電聚合物。
  14. 如請求項11所述之半導體元件的製備方法，其中該導電聚合物層係由一共軛聚合物所製。
  15. 如請求項13所述之半導體元件的製備方法，其中該導電聚合物層的一放射區係形成一隔離聚合物層，且該等帶電粒子束係為多個電子與多個離子其中之一。
  16. 如請求項13所述之半導體元件的製備方法，其中該遮罩係為一遮蔽 罩，且該等離子係為多個離子的一材料，該材料係選自以下群組：氫、鋰、鈉、鉀、銣、鍅、氯、溴、碘、砈、氖、氪、氙、氡、氦、氬、氮、氧以及銫。
  17. 如請求項11所述之半導體元件的製備方法，還包括：形成一電容接觸點在該基底上，且該著陸墊係形成在該電容接觸點上；其中該電容接觸點具有一頸部以及一頭部，該頭部位在該頸部上，且該頭部的一上寬度係較大於該頸部的一上寬度。
  18. 如請求項17所述之半導體元件的製備方法，其中形成該電容接觸點係包括：形成一接觸孔在一介電堆疊中，該介電堆疊具有一第一層以及一第二層，該第二層位在該第一層上；移除該第二層圍繞該接觸孔的一部分，以形成一轉換孔，該轉換孔具有一窄部以及一寬部，該窄部位在該第一層中，該寬部位在該第二層中；以及充填一導電材料進入該轉換孔中。
  19. 如請求項18所述之半導體元件的製備方法，其中該接觸孔係與一位元線溝槽一體形成在該第二層中，且該方法還包括：填滿該位元線溝槽以及該接觸點的一下部，其係以一填充材料進行充填； 其中該第二層圍繞該接觸孔之一部分的移除係在以一犧牲材料充填該接觸孔的該下部之後所執行。
TW110118854A 2020-08-13 2021-05-25 具有導電聚合物之著陸墊的半導體元件及其製備方法 TWI763502B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/992,986 US11309313B2 (en) 2020-08-13 2020-08-13 Semiconductor device with landing pad of conductive polymer and method for fabricating the same
US16/992,986 2020-08-13

Publications (2)

Publication Number Publication Date
TW202207370A TW202207370A (zh) 2022-02-16
TWI763502B true TWI763502B (zh) 2022-05-01

Family

ID=80223094

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118854A TWI763502B (zh) 2020-08-13 2021-05-25 具有導電聚合物之著陸墊的半導體元件及其製備方法

Country Status (3)

Country Link
US (1) US11309313B2 (zh)
CN (1) CN114078821A (zh)
TW (1) TWI763502B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791260B2 (en) * 2021-02-02 2023-10-17 Micron Technology, Inc. Contacts for twisted conductive lines within memory arrays

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040266100A1 (en) * 2003-06-25 2004-12-30 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having capacitor
US20090014871A1 (en) * 2007-07-13 2009-01-15 Infineon Technologies Ag Semiconductor device
US20200027884A1 (en) * 2018-07-18 2020-01-23 Nanya Technology Corporation Dynamic random access memory structure and method for preparing the same
US20200203348A1 (en) * 2016-08-11 2020-06-25 Samsung Electronics Co., Ltd. Memory device having vertical structure
US20200227419A1 (en) * 2015-05-13 2020-07-16 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
JP4322912B2 (ja) * 2006-11-24 2009-09-02 エルピーダメモリ株式会社 半導体装置及びその製造方法
US11121137B1 (en) * 2020-04-15 2021-09-14 Nanya Technology Corporation Semiconductor device with self-aligned landing pad and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040266100A1 (en) * 2003-06-25 2004-12-30 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having capacitor
US20090014871A1 (en) * 2007-07-13 2009-01-15 Infineon Technologies Ag Semiconductor device
US20200227419A1 (en) * 2015-05-13 2020-07-16 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20200203348A1 (en) * 2016-08-11 2020-06-25 Samsung Electronics Co., Ltd. Memory device having vertical structure
US20200027884A1 (en) * 2018-07-18 2020-01-23 Nanya Technology Corporation Dynamic random access memory structure and method for preparing the same

Also Published As

Publication number Publication date
TW202207370A (zh) 2022-02-16
US20220051992A1 (en) 2022-02-17
CN114078821A (zh) 2022-02-22
US11309313B2 (en) 2022-04-19

Similar Documents

Publication Publication Date Title
TWI749559B (zh) 半導體元件及其製造方法
TWI726738B (zh) 半導體元件及其製備方法
TWI770499B (zh) 半導體元件及其製備方法
TWI726717B (zh) 半導體元件及其製備方法
TWI726609B (zh) 半導體元件及其製造方法
TWI749543B (zh) 半導體元件及其製備方法
KR102352232B1 (ko) 콘택 구조체들을 갖는 반도체 소자의 제조 방법
TWI779348B (zh) 半導體元件及其製備方法
TWI732543B (zh) 半導體元件及其製備方法
TWI763502B (zh) 具有導電聚合物之著陸墊的半導體元件及其製備方法
US11621265B2 (en) Method for fabricating semiconductor device with self-aligned landing pad
TWI722931B (zh) 半導體元件及其製備方法
TWI726692B (zh) 半導體裝置及其製造方法
TWI786396B (zh) 半導體裝置及其製造方法
TWI799338B (zh) 半導體裝置