TWI726717B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底；一低層次位元線，位在該基底上；一高層次位元線底接觸點，位在該基底上，並鄰近該低層次位元線設置；以及多個第一氣隙，鄰近該低層次位元線設置。

Description

半導體元件及其製備方法
本申請案主張2019/09/05申請之美國正式申請案第16/561,538號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有氣隙的半導體元件，以及該具有包覆層的半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括：一基底；一低層次位元線，位在該基底上；一高層次位元線底接觸點，位在該基底上，並鄰近該低層次位元線設置；以及多個第一氣隙，鄰近該低層次位元線設置。
在本揭露的一些實施例中，該半導體元件還包括多個第二氣隙，鄰近該高層次位元線低接觸點設置。
在本揭露的一些實施例中，該半導體元件還包括一低層次位元線接觸點，位在該低層次位元線下。
在本揭露的一些實施例中，該半導體元件還包括一高層次位元線，位在該高層次位元線底接觸點上。
在本揭露的一些實施例中，該半導體元件還包括複數個間隙子，位在該低層次位元線與該等第一氣隙之間。
在本揭露的一些實施例中，該半導體元件還包括複數個間隙子，位在該高層次位元線底接觸點與該等第二氣隙之間。
在本揭露的一些實施例中，該半導體元件還包括一高層次位元線頂接觸點，位在該高層次位元線與該高層次位元線底接觸點之間。
在本揭露的一些實施例中，該高層次位元線頂接觸點之一頂表面的一寬度，大於該高層次位元線頂接觸點之一底部的一寬度。
在本揭露的一些實施例中，該高層次位元線頂接觸點之一底部的一寬度，小於該高層次位元線底接觸點之一頂表面的一寬度。
在本揭露的一些實施例中，該高層次位元線非對稱地位在該高層次位元線頂接觸點上。
在本揭露的一些實施例中，該半導體元件還包括複數個第一間隙子，鄰近該低層次位元線接觸點設置。
在本揭露的一些實施例中，該半導體元件還包括複數個第二間隙子，位在該複數個第一間隙子與該低層次位元線接觸點之間。
在本揭露的一些實施例中，該半導體元件還包括一襯墊，位在該低層次位元線與該等第一氣隙之間。
在本揭露的一些實施例中，該半導體元件還包括一襯墊，位在該高層次位元線底接觸點與該等第二氣隙之間。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；在該基底上形成一低層次位元線，並在該基底上與在鄰近該低層次位元線處形成一高層次位元線底接觸點；以及在鄰近該低層次位元線處形成多個第一氣隙。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：在鄰近該高層次位元線底接觸點處形成多個第二氣隙。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：在該高層次位元線底接觸點上形成一高層次位元線。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：在該高層次位元線與該高層次位元線底接觸點之間形成一高層次位元線頂接觸點。
在本揭露的一些實施例中，該高層次位元線頂接觸點之一頂表面的一寬度，大於該高層次位元線頂接觸點之一底部的一寬度。
在本揭露的一些實施例中，該高層次位元線非對稱地位在該高層次位元線頂接觸點上。
由於本揭露之半導體元件的設計，因此可減少半導體元件的寄生電容(parasitic capacitance)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。
請參考圖1，在本實施例中，一半導體元件可包括一基底101、一絕緣層103、複數個摻雜區109、複數個導電栓111、複數個電容結構113、複數個字元線201、一高層次位元線301、一高層次位元線底接觸點303、一高層次位元線頂接觸點305、一低層次位元線401、一低層次位元線接觸點403、複數個第一間隙子503、複數個第二間隙子507、複數個氣隙以及複數個隔離膜。
請參考圖1，在所述的實施例中，舉例來說，基底101可由下列材料所形成：矽、鍺、矽鍺(silicon germanium)、碳化矽(silicon carbide)、碳化矽鍺(silicon germanium carbide)、鎵(gallium)、砷化鎵(gallium arsenic)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV、III-V或II-VII族半導體材料。基底101可具有一結晶方向＜100＞。或者是，在另一實施例中，基底101可包括一有機半導體或一層疊半導體(layered semiconductor)，例如矽/矽鍺、絕緣體上覆矽(silicon-on-insulator)或絕緣體上覆矽鍺(silicon germanium-on-insulator)。當基底101由絕緣體上覆矽所製時，基底101可包括由矽所製的一頂半導體層與一底半導體層，以及一埋入隔離層(buried insulating layer)，而埋入隔離層與頂半導體層及底半導體層分隔開設置。舉例來說，埋入隔離層可含有單晶氧化物(crystalline oxide)或非單晶氧化物(non-crystalline oxide)、氮化物或其組合。
請參考圖1，在所述的實施例中，絕緣層103可設置在基底101中。(圖1的剖視圖中顯示三個絕緣層103，但其他數量的絕緣層可使用在其他實施例中。)舉例來說，絕緣層103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽 (fluoride-doped silicate)。絕緣層103可界定出基底101的複數個主動區。複數個主動區可包括一第一主動區105以及一第二主動區107。第一主動區105與第二主動區107可相互鄰近設置。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1，在所述的實施例中，複數個摻雜區109可設置在基底101的第一主動區105之一上部中以及設置在基底101的第二主動區107的一上部中。複數個摻雜區109可摻雜有一摻雜物(dopant)，例如磷、砷或銻(antimony)。
請參考圖1，在所述的實施例中，複數個字元線201可設置在第一主動區105的上部中以及設置在第二主動區107的上部中。第一主動區105以及第二主動區107可分別地與二字元線201交叉設置。每一字元線201的兩側可鄰近複數個摻雜區109設置。複數個字元線201可包括複數個字元線隔離層203、複數個字元線電極205以及複數個字元線第一蓋層(capping layers)207。
請參考圖1，在所述的實施例中，複數個字元線隔離層203可分別地對應朝內設置在第一主動區105與第二主動區107中。複數個字元線隔離層203的底部可為平坦的。複數個字元線隔離層203的底部可在一垂直水平線，該垂直水平線低於複數個摻雜區109之底部的一垂直水平線約0.1nm到50nm。複數個字元線隔離層203的一厚度可約為0.5nm到10nm。複數個字元線隔離層203可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約4.0或更大。(除非另有說明，否則所有在文中所提及的所有介電常數是相對於一真空。)具有約4.0或更大之介電常數的該隔離材料，可為氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、鍶酸鈦(strontium titanate)、鋁酸鑭(lanthanum aluminate)、氧化釔(yttrium oxide)、三氧化鍺(gallium (III) trioxide)、釓鎵氧化物(gadolinium gallium oxide)、鋯鈦酸鉛(lead zirconium titanate)、鍶鈦酸鋇(barium strontium titanate)或其混合物。或者是，隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或其類似物。
請參考圖1，在所述的實施例中，複數個字元線電極205可分別地對應設置在複數個字元線隔離層203上。複數個字元線電極205的頂表面可在一垂直水平面，該垂直水平面高於複數個摻雜區109之底部的一垂直水平面。或者是，在另一實施例中，複數個字元線電極205之頂表面的垂直水平面，可約相同於複數個摻雜區109之底部。複數個字元線電極可由一導電材料所製，例如多晶矽、矽鍺、金屬、金屬合金、矽化金屬、氮化金屬、碳化金屬或含有多層的其組合。當多層存在時，一擴散阻障層(圖未示)可設置在每一層之間，而擴散阻障層例如氮化鈦或氮化鉭。金屬可為鋁、銅、鎢或鈷。矽化金屬可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢或其類似物。複數個字元線電極205的厚度可在50nm到500nm之間。
請參考圖1，在所述的實施例中，複數個字元線第一蓋層207可分別地對應設置在複數個字元線電極205上。複數個字元線第一蓋層207的側壁可分別地對應接觸複數個字元線隔離層203的內表面。複數個字元線第一蓋層207的頂表面可與基底101的一頂表面齊平。複數個字元線第一蓋層207可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約為4.0或更大。
請參考圖1，在所述的實施例中，複數個隔離膜可設置在基底101上。舉例來說，複數個隔離膜可由下列材料所製：氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、東燃矽氮烷(Tonen SilaZen)、未經摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、電漿增強四乙氧基矽烷(plasma enhanced tetra ethyl orthosilicate)、矽氟玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、多孔聚合材料(porous polymeric material)或其組合，但並不以此為限。複數個隔離膜可為堆疊膜，從下到上包括一第一隔離膜601、一第二隔離膜603、一第三隔離膜605、一第四隔離膜607、一第五隔離膜609以及一第六隔離膜611。
請參考圖1，在所述的實施例中，一高層次位元線底接觸點303可設置在第一主動區105上，並位在第一主動區105中的二相鄰字元線201之間。高層次位元線底接觸點303可同時設置在第一隔離膜601與第二隔離膜603中，並可電性耦接到其中一摻雜區109，該其中一摻雜區109位在第一主動區105中的二相鄰字元線201之間。高層次位元線底接觸點303可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。特別地是，在所述的實施例中，高層次位元線底接觸點303由鎢所製。
請參考圖1，在所述的實施例中，高層次位元線頂接觸點305可設置在高層次位元線底接觸點303上，並電性耦接到高層次位元線底接觸點303。高層次位元線頂接觸點305可設置在第三隔離膜605中。高層次位元線頂接觸點305之一底部的一寬度，可小於高層次位元線頂接觸點305的一頂部之一寬度；換言之，高層次位元線頂接觸點305的一輪廓為從上到下逐漸變細的錐形。因此，高層次位元線頂接觸點305的側壁可為相互斜向。高層次位元線頂接觸點305的底部之寬度可為約相同於高層次位元線底接觸點303的一頂表面的一寬度。或者是，在另一實施例中，高層次位元線頂接觸點305的底部之寬度可小於高層次位元線底接觸點303的頂表面之寬度。高層次位元線頂接觸點305可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
請參考圖1，在所述的實施例中，高層次位元線301可設置在第四隔離膜607中。高層次位元線301可非對稱地設置在高層次位元線頂接觸點305上。舉例來說，可僅有高層次位元線301的一底部的一左部位設置在高層次位元線頂接觸點305上。非對稱地設置在高層次位元線頂接觸點305上的高層次位元線301，可進一步保持高層次位元線301遠離設置在高層次位元線301之左側的半導體元件；因此，可縮減由高層次位元線301對那些半導體部件所早成的界面。高層次位元線301可由一導電材料所製，例如鎢、鋁、銅、鎳或鈷。
請參考圖1，在所述的實施例中，低層次位元線接觸點403可設置在第二主動區107上，並位在第二主動區107中的二相鄰字元線201之間。低層次位元線接觸點403可設置在第一隔離膜601中，並可電性耦接到其中一摻雜區109，該其中一摻雜區109設置在位在第二主動區107中的二相鄰字元線201之間。低層次位元線接觸點403可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
請參考圖1，在所述的實施例中，低層次位元線401可設置在低層次位元線接觸點403上，並電性耦接到低層次位元線接觸點403。低層次位元線401可設置在第二隔離膜603中。低層次位元線401的一頂表面可與高層次位元線底接觸點303齊平。低層次位元線401可設置在一垂直水平面，該垂直水平面低於高層次位元線頂接觸點305的一垂直水平面或高層次位元線301的一垂直水平面。低層次位元線401可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。低層次位元線401可由與低層次位元線接觸點403相同的材料所製，但並不以此為限。因為低層次位元線401所設置的垂直水平面在低於高層次位元線301之垂直水平面，所以可延伸低層次位元線401與高層次位元線301之間的一距離。因此，可降低低層次位元線401與高層次位元線301之間的寄生電容。也就是說，藉由低層次位元線401與高層次位元線301之間的延伸距離，可明顯地減緩由低層次位元線401與高層次位元線301所產生的電訊號或是作用在低層次位元線401與高層次位元線301的電訊號之間的一界面效應(interference effect)。
請參考圖1，在所述的實施例中，複數個第二間隙子507可分別地對應鄰近高層次位元線底接觸點303的各側壁、低層次位元線接觸點403的各側壁以及低層次位元線401的各側壁設置。舉例來說，複數個第二間隙子507可由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。特別地是，在所述的實施例中，複數個第二間隙子507由氮化矽所製。
請參考圖1，在所述的實施例中，一第一襯墊515可設置在高層次位元線底接觸點303的各側壁與高層次位元線底接觸點303的底部上，並接合到高層次位元線底接觸點303的各側壁與高層次位元線底接觸點303的底部。接合到高層次位元線底接觸點303之各側壁的第一襯墊515，可設置在高層次位元線底接觸點303與複數個第二間隙子507之間，而該複數個第二間隙子507為鄰近高層次位元線底接觸點303的部分。而接合到高層次位元線底接觸點303之底部的第一襯墊515，可設置在第一主動區105中的二相鄰字元線201與高層次位元線底接觸點303之間。舉例來說，第一襯墊515可由鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、碳化鉭矽或其組合所製。第一襯墊515可改善高層次位元線底接觸點303與複數個第二間隙子507之間的黏性，而該複數個第二間隙子507為鄰近高層次位元線底接觸點303的部分。
請參考圖1，在所述的實施例中，一第二襯墊517可設置在低層次位元線401的各側壁、低層次位元線接觸點403的各側壁、低層次位元線接觸點403的一底部以及第一隔離膜601之頂表面的一部分上，並接合到低層次位元線401的各側壁、低層次位元線接觸點403的各側壁、低層次位元線接觸點403的一底部以及第一隔離膜601之頂表面的一部分。接合到低層次位元線401之各側壁的第二襯墊517，可設置在低層次位元線401與複數個第二間隙子507之間，該複數個第二間隙子507為鄰近低層次位元線401設置的部分。接合到低層次位元線接觸點403的各側壁，可設置在低層次位元線403與複數個第二間隙子507之間，該複數個第二間隙子507為鄰近低層次位元線接觸點403設置的部分。接合到低層次位元線接觸點403之底部的第二襯墊517，可設置在低層次位元線接觸點403與其中一摻雜區109中，該其中一摻雜區109為設置在第二主動區107中的二相鄰字元線201之間。第二襯墊517可由與第一襯墊515相同的材料所製。第二襯墊517可改善低層次位元線401與複數個第二間隙子507之間的黏性，該複數個第二間隙子507為鄰近低層次位元線401設置的部分，並可改善低層次位元線接觸點403與複數個第二間隙子507之間的黏性，該複數個第二間隙子507為鄰近低層次位元線接觸點403設置的部分。
請參考圖1，在所述的實施例中，一第三襯墊519可設置在高層次位元線301的各側壁、高層次位元線之底部的一部份、高層次位元線頂接觸點305的各側壁以及高層次位元線頂接觸點305之底部上，並接合到高層次位元線301的各側壁、高層次位元線之底部的一部份、高層次位元線頂接觸點305的各側壁以及高層次位元線頂接觸點305之底部。第三襯墊519可由與第一襯墊515相同的材料所製，但並不以此為限。第三襯墊519可改善高層次位元線301與第四隔離膜607之間的黏性，並改善高層次位元線頂接觸點305與第三隔離膜605之間的黏性。
請參考圖1，在所述的實施例中，複數個第一間隙子503可設置在第一隔離膜601中，並鄰近低層次位元線接觸點403的各側壁設置。特別地是，複數個第一間隙子503可分別地設置在第一隔離膜601與複數個第二間隙子507之間，該複數個第二間隙子507為鄰近低層次位元線接觸點403設置的部分；換言之，複數個第一間隙子503可以複數個第二間隙子507而分別地對應相對低層次位元線接觸點403，該複數個第二間隙子507為鄰近夾設在其間之低層次位元線接觸點403設置的部分。舉例來說，複數個第一間隙子503可由一材料所製，該材料具有相對於第一隔離膜601、複數個第二間隙子507以及第二襯墊517的蝕刻選擇性。特別地是，在所述的實施例中，複數個第一間隙子503可由摻雜氧化務所製，例如硼矽玻璃、磷矽玻璃、硼磷矽玻璃、矽氟玻璃、碳摻雜氧化矽或其類似物。或者是，在另一實施例中，複數個第一間隙子503可由一熱分解聚合物或一熱降解聚合物所製。當暴露在超過熱分解聚合物之分解溫度或熱降解聚合物之降解溫度的一溫度時，則熱分解聚合物或熱降解聚合物會分解或降解成一氣體狀態。
請參考圖1，在所述的實施例中，複數個氣隙可分別地對應鄰近高層次位元線底接觸點303與低層次位元線401設置。特別地是，複數個氣隙可包括第一氣隙511與多個第二氣隙513。該多個第二氣隙513可分別地鄰近複數個第二間隙子507設置，該複數個第二間隙子507為鄰近高層次位元線底接觸點303設置的部分；換言之，該多個第二氣隙507可以複數個第二間隙子507而分別地相對高層次位元線底接觸點303設置，而該複數個第二間隙子507為位在其間之鄰近高層次位元線底接觸點303設置的部分。該多個第二氣隙513可為被複數個第二間隙子507圍繞的空間，而該複數個第二間隙子507為鄰近高層次位元線底接觸點303、第一隔離膜601、第二隔離膜603、第三隔離膜605以及複數個摻雜區109設置的部分，而該複數個摻雜區109為設置在第一主動區105中的二相鄰字元線201之間的部分。
請參考圖1，在所述的實施例中，該等第一氣隙511可分別地鄰近複數個第二間隙子507設置，該複數個第二間隙子507為鄰近低層次位元線401設置的部分；換言之，該等第一氣隙511可以複數個第二間隙子507而分別地相對低層次位元線401設置，該複數個第二間隙子507為夾設在其間之鄰近低層次位元線401設置的部分。該等第一氣隙511可為被第一隔離膜601、第二隔離膜603、第三隔離膜605以及複數個第二間隙子507所包圍的空間，而該複數個第二間隙子507為鄰近低層次位元線401設置的部分。因為該等第二氣隙513與第一氣隙511充填有空氣，所以該等第二氣隙513與第一氣隙511的一介電常數，可明顯地低於如由氧化矽所製的該等隔離膜的介電常數。因此，該等第二氣隙513與第一氣隙511可顯著地降低在高層次位元線底接觸點303與低層次位元線401之間的寄生電容。也就是說，該等第二氣隙513與第一氣隙511可明顯地減緩由高層次位元線底接觸點303與低層次位元線401所產生的電訊號或是作用在高層次位元線底接觸點303與低層次位元線401的電訊號之間的一界面效應(interference effect)。
請參考圖1，在所述的實施例中，複數個導電栓111可設置在第五隔離膜609、第四隔離膜607、第三隔離膜605、第二隔離膜603以及第一隔離膜601中，並穿經第五隔離膜609、第四隔離膜607、第三隔離膜605、第二隔離膜603以及第一隔離膜601。複數個導電栓111可分別地對應設置在複數個摻雜區109上，該複數個摻雜區109為設置在同時設置在第一主動區105與第二主動區107中的絕緣層103與複數個字元線201之間的部分。複數個導電栓111可分別地對應電性連接到複數個摻雜區109，該複數個摻雜區109為設置在同時設置在第一主動區105與第二主動區107中的絕緣層103與複數個字元線201之間的部分。複數個導電栓111可由摻雜多晶矽、鈦、氮化鈦、鉭、氮化鉭、銅、鋁或鋁合金所製。
請參考圖1，在所述的實施例中，複數個電容結構113可設置在第六隔離膜611中，並分別地對應位在複數個導電栓111上。複數個電容結構113可分別地電性連接到複數個導電栓111。複數個電容結構113可包括複數個電容底電極115、一電容隔離層117以及一電容頂電極119。
請參考圖1，在所述的實施例中，複數個電容結構113可朝內地設置在第六隔離膜611中，並分別地對應電性連接到複數個導電栓111。特別地是，每一電容結構113可形成U型圖案。複數個電容結構113可由摻雜多晶矽、金屬或矽化金屬所製。電容隔離層117可設置在複數個電容底電極115上。電容隔離層117可由一單一層所形成，該單一層含有一隔離材料，該隔離材料具有一介電常數，該介電常數約為4.0或更大。電容隔離層117的一厚度可在1Å到100Å之間。或者是，在另一實施例中，電容隔離層117可由一堆疊層所形成，該堆疊層由氧化矽、氮化矽以及氧化矽所組成。電容頂電極119可設置在電容隔離層117上。電容頂電極119可由摻雜多晶矽或金屬所製。
圖2至圖7為依據本揭露一實施例中一些半導體元件的剖視示意圖。
請參考圖2，在另一實施例中，一保護層521可設置在第三襯墊519與第四隔離膜607之間、第三襯墊519與第三隔離膜605之間，以及第三襯墊519與高層次位元線底接觸點303之間，並接合到第三襯墊519、第四隔離膜607、第三隔離膜605以及高層次位元線底接觸點303。保護層521的一部份可設置在高層次位元線底接觸點303的頂表面上。保護層521可含有氮化鎢。當含有鎢的高層次位元線底接觸點303暴露在空氣或氧時，容易在高層次位元線底接觸點303的頂表面上形成缺陷(defects)。該等缺陷可影響到半導體元件的良率。保護層521可避免含有鎢的高層次位元線底接觸點303包露在空氣或氧；因此，保護層521可減少在含有鎢之高層次位元線底接觸點303的頂表面上之該等缺陷的形成。
請參考圖3，在另一實施例中，複數個字元線第二蓋層211可分別地對應設置在複數個字元線第一蓋層207與複數個字元線電極205之間。複數個字元線第二蓋層211的側壁可直接接觸複數個字元線隔離層203的內表面。複數個字元線第二蓋層211可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約為4.0或更大。複數個字元線第一蓋層207可由一低介電常數材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽化物，或其類似物。由低介電常數材料所製的複數個位元線第一蓋層207，可降低基底101的頂表面處的電場；因此，可以減少漏電流(leakage current)。
請參考圖4，在另一實施例中，複數個字元線第一蓋層207可分別地對應設置在複數個字元線隔離層203與複數個字元線電極205上。複數個字元線第一蓋層207的側壁可直接接觸基底101的內表面。
請參考圖5，在另一實施例中，複數個字元線第二蓋層211可分別地對應設置在複數個字元線電極205與複數個字元線隔離層203上。複數個字元線第一蓋層207可分別地對應設置在複數個字元線第二蓋層211上。複數個字元線第二蓋層211的側壁以及複數個字元線第一蓋層207的側壁可直接接觸基底101的內表面。複數個字元線第二蓋層211可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約為4.0或更大。複數個字元線第一蓋層207可由一低介電常數材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽化物，或其類似物。由低介電常數材料所製的複數個字元線第一蓋層207，可降低在基底101之頂表面的電場；因此，可以減少漏電流。
請參考圖6，在另一實施例中，複數個輕度摻雜區123可分別地對應鄰近複數個字元線隔離層203的兩側設置。複數個輕度摻雜區123可設置在複數個摻雜區109與基底101的界面處。複數個輕度摻雜區123可摻雜有與複數個摻雜區109相同的摻雜物。複數個輕度摻雜區123的一摻雜濃度可低於複數個摻雜區109的一摻雜濃度。複數個輕度摻雜區123可減緩熱電子效應(hot-electron effect)。
請參考圖7，在另一實施例中，複數個應力源區125可分別地對應鄰近複數個字元線隔離層203的兩側設置。複數個應力源區125的底部可位在一垂直水平線，該垂直水平線低於複數個字元線隔離層203之底部的垂直水平線。複數個應力源區125可具有一晶格常數(lattice constant)，該晶格常數不同於基底101的一晶格常數。複數個應力源區125可增加半導體元件的載子移動率(carrier mobility)；因此，可以改善半導體元件的效能。
圖8為依據本揭露一實施例中一種半導體元件之製備方法10的流程示意圖。圖9至圖32為依據本揭露一實施例中製備半導體元件之流程之的剖視示意圖。
請參考圖8及圖9，在步驟S11，可提供一基底101。請參考圖8及圖10，在步驟S13，一絕緣層103可形成在基底101中。隔離層103可界定出在基底101中的複數個主動區。複數個主動區可包括一第一主動區105以及一第二主動區107。第一主動區105與第二主動區107可相互鄰近設置。
請參考圖8及圖11，在步驟S15，複數個摻雜區109可形成在基底101之第一主動區105的一上部中以及在基底101之第二主動區107的一上部中。複數個摻雜區109可摻雜有一摻雜物，例如磷、砷或銻。
請參考圖8及圖12至圖15，在步驟S17，複數個字元線201可形成在第一主動區105的上部中以及在第二主動區107的上部中。請參考圖12，複數個字元線溝槽209可朝內分別地形成在第一主動區105的上部中以及在第二主動區107的上部中。複數個字元線溝槽209的底部可為平坦的。複數個字元線溝槽209的底部可位在一垂直水平面，該垂直水平面低於複數個摻雜區109之底部的一垂直水平面。
請參考圖13，複數個字元線隔離層203可分別地對應形成在複數個字元線溝槽209中。請參考圖14，複數個字元線電極205可分別地對應形成在位於複數個字元線溝槽209中之複數個字元線隔離層203上。請參考圖15，複數個字元線第一蓋層207可分別地對應設置在位於複數個字元線溝槽209中的複數個字元線電極205上。複數個字元線第一蓋層207的頂表面可與基底101的一頂表面齊平。複數個字元線隔離層203、複數個字元線電極205以及複數個字元線第一蓋層207可一起形成複數個字元線201。
請參考圖8及圖16至圖25，在步驟S19，一高層次位元線底接觸點303、一低層次位元線接觸點403以及一低層次位元線401可形成在基底101上。請參考圖16，一第一隔離膜601可形成在基底101上，且一第二隔離膜603可形成在第一隔離膜601上。可使用一第一遮罩圖案701來執行一第一微影製程，以界定出在第二隔離膜603上之高層次位元線底接觸點303與低層次位元線401的位置。請參考圖17，在第一微影製程之後，可執行如一非等向性乾蝕刻製程的一第一蝕刻製程，以形成在第二隔離膜603中的一高層次位元線底接觸點上開口307以及一低層次位元線溝槽405。
請參考圖18，可使用一第二遮罩圖案703執行一第二微影製程，以界定出高層次位元線底接觸點303的位置以及在第一隔離膜601上之低層次位元線接觸點403的位置。請參考圖19，在第二微影製程之後，可執行如一非等向性乾蝕刻的一第二蝕刻製程，以形成在第一隔離膜601中的一高層次位元線底接觸點下開口309以及一低層次位元線接觸點開口407。設置在位於第一主動區105中二相鄰字元線201之間以及位於第二主動區107中二相鄰字元線201之間的複數個摻雜區109，可分別地經由高層次位元線底接觸點下開口309與低層次位元線接觸點溝槽407而暴露。
請參考圖20，可形成一第一間隙子層501，以覆蓋第二隔離膜603的頂表面、高層次位元線底接觸點上開口307的側壁、高層次位元線底接觸點下開口309的側壁與底部、低層次位元線溝槽405的側壁與底部以及低層次位元線接觸孔開口407的側壁與底部。第一間隙子層501可由摻雜氧化物所製，例如硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、矽氟玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)或其類似物。或者是，在另一實施例中，第一間隙子層501可由一熱分解聚合物或一熱降解聚合物所製。
請參考圖21，可執行如一非等向性乾蝕刻製成的一蝕刻製程，以形成複數個第一間隙子503，該複數個第一間隙子503接合到高層次位元線底接觸點上開口307的側壁、高層次位元線底接觸點下開口309的側壁、低層次位元線溝槽405的側壁以及低層次位元線接觸點開口407的側壁。請參考圖22，可形成一第二間隙子層505，以覆蓋第二隔離膜603的頂表面、低層次位元線溝槽405的底部、低層次位元線接觸點開口407的底部以及複數個第一間隙子503的表面。舉例來說，第二間隙子層505可由氮化矽所製。
請參考圖23，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個第二間隙子507，該複數個第二間隙子507接合到複數個第一間隙子503的表面。請參考圖24，可形成一襯墊層509，以覆蓋第二隔離膜603的頂表面、複數個第二間隙子507的表面、低層次位元線溝槽405的底部以及低層次位元線接觸點開口407的底部。舉例來說，襯墊層509可由鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、碳化鉭矽或其組合所製。
請參考圖25，舉例來說，可以一金屬化製程將一導電材料沉積進入高層次位元線底接觸點上開口307、高層次位元線底接觸點下開口309、低層次位元線溝槽405以及低層次位元線接觸點開口407中，而導電材料例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。在所述的實施例中，導電材料可為鎢。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除剁於填充材料，提供一大致平坦表面給接下來的處理步驟，並保形地形成高層次位元線底接觸點303、低層次位元線接觸點403以及低層次位元線401。
請參考圖8及圖26至圖27，在步驟S21，複數個氣隙可形成在基底101上。請參考圖26，可執行如化學機械研磨的一平坦化製程，以縮減第五隔離膜609的一厚度，並移除部分的襯墊層509。在平坦化製程之後，襯墊層509可轉成一第一襯墊515以及一第二襯墊517，第一襯墊515鄰近高層次位元線底接觸點303設置，第二襯墊517設置在低層次位元線401上、低層次位元線接觸點403上、低層次位元線接觸點403的底部上以及第一隔離膜601之一頂表面的一部位上，並接合到低層次位元線401、低層次位元線接觸點403、低層次位元線接觸點403的底部以及第一隔離膜601之一頂表面的一部位。在平坦化製程之後，可暴露鄰近高層次位元線底接觸點303設置的複數個第一間隙子503的頂表面，以及鄰近低層次位元線401設置的複數個第一間隙子503。
請參考圖27，可移除位在鄰近高層次位元線底接觸點303的複數個第一間隙子503以及鄰近低層次位元線401的複數個第一間隙子503，以形成複數個氣隙。特別地是，可引入一汽化氟化氫(vapor hydrogen fluoride)，並蝕刻鄰近高層次位元線底接觸點303設置的複數個第一間隙子503以及鄰近低層次位元線401設置的複數個第一間隙子503。在由摻雜氧化物所製的複數個第一間隙子503上，汽化氟化氫具有一較高的蝕刻率；因此，可移除鄰近高層次位元線底接觸點303設置的複數個第一間隙子503以及鄰近低層次位元線401設置的複數個第一間隙子503，並可留下由氮化矽所製的複數個第二間隙子507。在接下來例如熱處理的處理步驟期間，複數個第二間隙子507可避免高層次位元線底接觸點303、低層次位元線401或低層次位元線接觸點403流入複數個氣隙中。複數個氣隙可包括多個第一氣隙511以及多個第二氣隙513。該等第一氣隙511可鄰近低層次位元線401設置。該等第二氣隙513可鄰近高層次位元線底接觸點303設置。
請參考圖27，或者是，在另一實施例中，實施一熱處理以移除由熱分解聚合物或熱降解聚合物所製的複數個第一間隙子503。熱處理的一溫度可在約300℃到約450℃之間。較佳者，熱處理的溫度可在約350℃到約420℃之間。
請參考圖8及圖28至圖29，在步驟S23，一高層次位元線頂接觸點305以及一高層次位元線301可形成在基底101上。請參考圖28，舉例來說，可以如旋塗式玻璃無間隙充填沉積法將一第三隔離膜605形成在第二隔離膜603上。應當理解，在第三隔離膜605形成之後，不會填滿該等第一氣隙511與該等第二氣隙513。一第一隔離膜607可形成在第三隔離膜605上。可執行一第一微影製程以界定出位在第四隔離膜607上之高層次位元線301的位置。在第一微影製程之後，可執行如非等向性乾蝕刻製程的一蝕刻製程，以形成在第四隔離膜607中的一高層次位元線溝槽311。可執行一第二微影製程，以界定出在第三隔離膜605上之高層次位元線頂接觸點305的位置。
請參考圖28，在第二微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成在第三隔離膜605中的一高層次位元線頂接觸點開口313。高層次位元線頂接觸點開口313之一底開口的一寬度，可小於高層次位元線頂接觸點開口313之一頂開口的一寬度；換言之，高層次位元線頂接觸點開口313的一輪廓可為從上到下逐漸變細的錐形。也就是說，高層次位元線頂接觸點開口313的側壁可為相互斜向。高層次位元線頂接觸點開口313之底開口的寬度，可大約相同於高層次位元線底接觸點303之一頂表面的一寬度。高層次位元線接觸點303之頂表面可經由高層次位元線頂接觸點開口313以及高層次位元線溝槽311而暴露。可選擇地執行使用一還原劑的一清洗製程，以移除由鎢所製的高層次位元線底接觸點303之頂表面上的缺陷。還原劑可為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)，或其組合。
請參考圖29，可以一金屬化製程將一導電材料沉積進入高層次位元線溝槽311中，舉例來說，導電材料係如摻雜多晶矽、金屬、氮化金屬或矽化金屬。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘填充材料，提供一大致平膽表面給接下來的處理步驟，並保形地形成高層次位元線301與高層次位元線頂接觸點305。此外，在形成高層次位元線301與高層次位元線頂接觸點305之前，一第三襯墊519可形成在高層次位元線溝槽311的側壁上、高層次位元線溝槽311之一底部的一部分上以及高層次位元線頂接觸點開口313之底部上。
請參考圖8以及塗31，在步驟S25，複數個導電栓111可形成在基底101上。一第五隔離膜609可形成在第四隔離膜607上。可執行一微影製程以界定出在第五隔離膜609中之高層次位元線溝槽311的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個導電栓開口，該複數個導電栓開口穿經第五隔離膜609、第四隔離膜607、第三隔離膜605、第二隔離膜603以及第一隔離膜601。同時位在第一主動區105與第二主動區107中之絕緣層103與複數個字元線201之間的複數個摻雜區109的頂表面，可經由複數個導電栓開口而暴露。
請參考圖30，可以一金屬化製程將一導電材料沉積進入複數個導電栓開口中，舉例來說，導電材料係如摻雜多晶矽、鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁或鋁合金。在金屬化製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘填充材料，提供一大致平坦表面給接下來的處理步驟，並保形地形成複數個導電栓111。複數個導電栓111可分別地對應電性連接到複數個摻雜區109，該複數個摻雜區109為位在均設置在第一主動區105與第二主動區107中的絕緣層103與複數個字元線201之間的部分。
請參考圖1及圖31至圖32，在步驟S27，複數個電容結構113可形成在基底101上。請參考圖31，一第六隔離膜611可形成在第五隔離膜609上。可執行一微影製程以界定出在第六隔離膜611中之複數個電容結構113的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成在第六隔離膜611中複數個電容溝槽121。複數個導電栓111的頂表面可經由複數個電容溝槽121而暴露。複數個電容底電極115可分別地對應形成在複數個電容溝槽121中。
請參考圖32，一電容隔離層117可形成在複數個電容溝槽121中的複數個電容底電極115上。請往回參考圖1，一電容頂電極119可形成在電容隔離層117上，並可填滿複數個電容溝槽121。複數個電容底電極115、電容隔離層117以及電容頂電極119一起形成複數個電容結構113。
由於本揭露之半導體元件的設計，因此可減少半導體元件的寄生電容。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 101:基底 103:絕緣層 105:第一主動區 107:第二主動區 109:摻雜區 111:導電栓 113電容結構 115:電容底電極 117:電容隔離層 119:電容頂電極 121:電容溝槽 123:輕度摻雜區 125:應力源區 201:字元線 203:字元線隔離層 205:字元線電極 207:字元線第一蓋層 209:字元線溝槽 211:字元線第二蓋層 301高層次位元線 303:高層次位元線底接觸點 305:高層次位元線頂接觸點 307:高層次位元線底接觸點上開口 309:高層次位元線底接觸點下開口 311:高層次位元線溝槽 313:高層次位元線頂接觸點開口 401:低層次位元線 403:低層次位元線接觸點 405: 低層次位元線溝槽 407:低層次位元線接觸點開口 501:第一間隙子層 503:第一間隙子 505:第二間隙子層 507:第二間隙子 509:襯墊層 511:第一氣隙 513:第二氣隙 515:第一襯墊 517:第二襯墊 519:第三襯墊 521:保護層 601:第一隔離膜 603:第二隔離膜 605:第三隔離膜 607:第四隔離膜 609:第五隔離膜 611:第六隔離膜 701:第一遮罩圖案 703:第二遮罩圖案 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖2至圖7為依據本揭露一實施例中一些半導體元件的剖視示意圖。 圖8為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖9至圖32為依據本揭露一實施例中製備半導體元件之流程之的剖視示意圖。
101:基底 103:絕緣層 105:第一主動區 107:第二主動區 109:摻雜區 111:導電栓 113電容結構 115:電容底電極 117:電容隔離層 119:電容頂電極 201:字元線 203:字元線隔離層 205:字元線電極 207:字元線第一蓋層 301高層次位元線 303:高層次位元線底接觸點 305:高層次位元線頂接觸點 401:低層次位元線 403:低層次位元線接觸點 503:第一間隙子 507:第二間隙子 511:第一氣隙 513:第二氣隙 515:第一襯墊 517:第二襯墊 519:第三襯墊 601:第一隔離膜 603:第二隔離膜 605:第三隔離膜 607:第四隔離膜 609:第五隔離膜 611:第六隔離膜

Claims (18)

  1. 一種半導體元件，包括：一基底；一低層次位元線，位在該基底上；一高層次位元線底接觸點，位在該基底上，並鄰近該低層次位元線設置；多個第一氣隙，鄰近該低層次位元線設置；以及多個第二氣隙，鄰近該高層次位元線底接觸點設置。
  2. 如請求項1所述之半導體元件，還包括一低層次位元線接觸點，位在該低層次位元線下。
  3. 如請求項1所述之半導體元件，還包括一高層次位元線，位在該高層次位元線底接觸點上。
  4. 如請求項1所述之半導體元件，還包括複數個間隙子，位在該低層次位元線與該等第一氣隙之間。
  5. 如請求項1所述之半導體元件，還包括複數個間隙子，位在該高層次位元線底接觸點與該等第二氣隙之間。
  6. 如請求項3所述之半導體元件，還包括一高層次位元線頂接觸點，位 在該高層次位元線與該高層次位元線底接觸點之間。
  7. 如請求項6所述之半導體元件，其中該高層次位元線頂接觸點之一頂表面的一寬度，大於該高層次位元線頂接觸點之一底部的一寬度。
  8. 如請求項6所述之半導體元件，其中該高層次位元線頂接觸點之一底部的一寬度，小於該高層次位元線底接觸點之一頂表面的一寬度。
  9. 如請求項6所述之半導體元件，其中該高層次位元線非對稱地位在該高層次位元線頂接觸點上。
  10. 如請求項2所述之半導體元件，還包括複數個第一間隙子，鄰近該低層次位元線接觸點設置。
  11. 如請求項10所述之半導體元件，還包括複數個第二間隙子，位在該複數個第一間隙子與該低層次位元線接觸點之間。
  12. 如請求項1所述之半導體元件，還包括一襯墊，位在該低層次位元線與該等第一氣隙之間。
  13. 如請求項1所述之半導體元件，還包括一襯墊，位在該高層次位元線底接觸點與該等第二氣隙之間。
  14. 一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一低層次位元線，並在該基底上與在鄰近該低層次位元線處形成一高層次位元線底接觸點；在鄰近該低層次位元線處形成多個第一氣隙；以及在鄰近該高層次位元線底接觸點處形成多個第二氣隙。
  15. 如請求項14所述之半導體元件的製備方法，還包括在該高層次位元線底接觸點上形成一高層次位元線。
  16. 如請求項15所述之半導體元件的製備方法，還包括在該高層次位元線與該高層次位元線底接觸點之間形成一高層次位元線頂接觸點。
  17. 如請求項16所述之半導體元件的製備方法，其中該高層次位元線頂接觸點之一頂表面的一寬度，大於該高層次位元線頂接觸點之一底部的一寬度。
  18. 如請求項16所述之半導體元件的製備方法，其中該高層次位元線非對稱地位在該高層次位元線頂接觸點上。
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