TW201724354A

TW201724354A - 半導體裝置及其製造方法

Info

Publication number: TW201724354A
Application number: TW104143088A
Authority: TW
Inventors: 張維哲; 田中義典
Original assignee: 華邦電子股份有限公司
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2017-07-01
Also published as: TWI579970B

Abstract

本發明提供一種半導體裝置的製造方法，包括提供一半導體基板；形成複數個位元線結構於半體體基板上方，其中位元線結構之間包括複數個溝槽；形成一第一絕緣層順應性覆蓋溝槽；沈積一第二絕緣層於溝槽中和第一絕緣層上；透過一自對準接觸(self-aligned contact；SAC)蝕刻製程在位元線結構之間形成複數個電容接觸孔(capacitor contact hole)；形成一第一接觸件於電容接觸孔中；形成一氣隙於第一接觸件周圍；以及形成一第二接觸件於第一接觸件上，其中第二接觸件與第一接觸件構成一電容接觸件(capacitor contact)。本發明亦提供一種半導體裝置。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，且特別是有關於一種動態隨機存取記憶體及其製造方法。

在動態隨機存取記憶體(Dynamic Random Access Memory，以下簡稱DRAM)中，電容放電所釋放的訊號ΔV實際上很小，故必須經由感應放大器進行放大，使得電容放電訊號可被感應並讀取。然而，當電容所釋放的訊號ΔV太小時，其訊號就無法被感應。

電容放大訊號與下列公式相關：

由上述公式可知，電容放大訊號ΔV_BL與位元線(Bit line；BL)的寄生電容C_BL及DRAM的電容C_S相關。其中，增加電容放大訊號ΔV_BL的方式之一是降低位元線的寄生電容。

在目前的DRAM中，電晶體的主動區係形成於單晶的半導體基板中。電容設置於主動區之頂部，並透過電容接觸件(capacitor contact)進行橋接。其中，位元線最靠近於電容接觸件。影響位元線的寄生電容之因素很多，但主要是來自於位元線和電容接觸件之間的位元線-電容接觸件寄生電容(BL-CC capacitance)。然而，隨著製程尺寸不斷微縮，DRAM中的位元線和電容接觸件之間的距離越來越短，且隨著DRAM的容量需求越來越大，位元線的長度也越來越長。這些都將導致位元線的寄生電容增加，進而降低電容放大訊號ΔV_BL。

因此，目前亟需一種能夠降低位元線的寄生電容之半導體裝置及其製造方法。

根據一實施例，本發明提供一種半導體裝置的製造方法，包括提供一半導體基板；形成複數個位元線結構於半體體基板上方，其中位元線結構之間包括複數個溝槽；形成一第一絕緣層順應性覆蓋溝槽；沈積一第二絕緣層於溝槽中和第一絕緣層上；透過一自對準接觸(self-aligned contact；SAC)蝕刻製程在位元線結構之間形成複數個電容接觸孔(capacitor contact hole)；形成一第一接觸件於電容接觸孔中；形成一氣隙於第一接觸件周圍；以及形成一第二接觸件於第一接觸件上，其中第二接觸件與第一接觸件構成一電容接觸件(capacitor contact)。本發明亦提供一種半導體裝置。

根據另一實施例，本發明提供一種半導體裝置，包括：複數個位元線結構，位於一半導體基板上方；複數個電容接觸件(capacitor contacts)，位於位元線結構之間，其中電容接觸件包括一第一接觸件和一第二接觸件，且第二接觸件位於第一接觸件上；複數個絕緣物，位於氣隙和位元線結構之間；複數個氣隙，位於位元線結構和電容接觸件之間並圍繞第一接觸件；以及複數個間隔物，位於氣隙上並圍繞第二接觸件。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧位元線結構

104‧‧‧主動區

106‧‧‧隔離結構

108‧‧‧接觸

110‧‧‧絕緣層

112‧‧‧硬罩幕

114‧‧‧第一絕緣層

116‧‧‧第二絕緣層

118‧‧‧圖案化之罩幕

120‧‧‧第三絕緣層

122‧‧‧犧牲間隔層

124‧‧‧導電材料

124’‧‧‧第一接觸件

125‧‧‧凹槽

126‧‧‧第四絕緣層

127‧‧‧氣隙

128‧‧‧間隔層

130‧‧‧金屬襯層

132‧‧‧金屬插塞

134‧‧‧第二接觸件

136‧‧‧矽化物

202‧‧‧電容接觸孔

204‧‧‧第一開口

206‧‧‧上表面開口

A-A’、B-B’、x-x’‧‧‧線

第1圖根據本一實施例顯示動態隨機存取記憶體(DRAM)之俯視圖；第2A~15A圖根據本發明一些實施例顯顯示沿著第1圖的A-A’線繪製在各個製造階段的動態隨機存取記憶體(DRAM)之一系列剖面圖；第2B~15B圖根據本發明一些實施例顯示沿著第1圖的B-B’線繪製在各個製造階段的動態隨機存取記憶體(DRAM)之一系列剖面圖；第4C圖根據本發明一實施例顯示在對應於第4A、4B圖的製程階段之動態隨機存取記憶體(DRAM)之俯視圖；第6C圖顯示根據本發明一實施例顯示沿著第6A、6B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖；第7C圖顯示根據本發明一實施例顯示沿著第7A、7B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖；第12C圖顯示根據本發明一實施例顯示沿著第12A、12B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖。

本發明目的在於提供一種能夠降低位元線的寄生電容之半導體裝置及其製造方法。電容的大小除了受到接觸面積和介電層厚度影響之外，也與介電常數成正比。一般介電材料較高，例如：氮化物的介電常數大約為7，氧化物的介電常數大約介於3.8~4，而空氣的介電常數為1。雖然目前已發展出沿著位元線形成氣隙以降低位元線-電容接觸件寄生電容的方法，然而此方法的製程較為繁雜。相較於現有技術，本發明透過製程的改良，以簡化的製程步驟僅在電容接觸件周圍形成具有較小介電常數的氣隙，進而降低位元線和電容接觸件之間的寄生電容。

請參照第1圖，其根據本一實施例顯示動態隨機存取記憶體(DRAM)之俯視圖。複數個位元線結構102設置於半導體基板之上，並與半導體基板中的主動區104交錯排列。每個位元線結構102和主動區104電性連接，且藉由連接外部電路之電容接觸件提供輸入/輸出訊號。於本發明之實施例中，每個位元線結構之間的距離可根據製程的需求決定。

第2A~15A圖根據本發明一些實施例顯顯示沿著第1圖的A-A’線繪製在各個製造階段的動態隨機存取記憶體(DRAM)之一系列剖面圖，由沿著A-A’線繪製的剖面圖可觀察到位元線結構和主動區之間的接觸。第2B~15B圖根據本發明一些實施例顯示沿著第1圖的B-B’線繪製在各個製造階段的動態隨機存取記憶體(DRAM)之一系列剖面圖。

請參照第2A、2B圖，首先，提供一半導體基板。半導體基板中包括複數個主動區104以及位於主動區104之間的複數個隔離結構106。半導體基板可為包括一矽基板或一矽鍺基板。隔離結構106可包括一淺溝槽隔離結構(STI)。利用硬罩幕112形成位元線結構102，其中位元線結構102之間包括複數個溝槽。在一實施例中，硬罩幕112可包括一氮化物，例如氮化矽。位元線結構102和主動區104之間包括複數個可導電的接觸108。形成絕緣層110於半導體基板上，以使其餘部分和主動區104之間絕緣。絕緣層110可包括氧化物或氮化物。

請參照第3A、3B圖，形成第一絕緣層114順應性覆蓋位元線結構102之間的溝槽，並沈積第二絕緣層116於溝槽中和第一絕緣層114上。第一絕緣層116可包括沉積形成之氮化物，例如氮化矽。第二絕緣層可包括氧化物，例如氧化矽或旋塗式玻璃(spin-on glass；SOG)。第一絕緣層114和第二絕緣層116可具有不同的蝕刻選擇比。

接著，請參照第4A、4B、4C圖，透過自對準接觸(self-aligned contact；SAC)蝕刻製程在位元線結構102之間形成複數個電容接觸孔(capacitor contact hole)202。其中，第4C圖顯示在對應於第4A、4B圖的製程階段之動態隨機存取記憶體(DRAM)之俯視圖。首先，形成一圖案化之罩幕118於第二絕緣層116上，如第4C圖所示。圖案化之罩幕118可為一線性的間隔。接著，實施一自對準接觸(SAC)蝕刻製程蝕刻未被圖案化之罩幕118覆蓋的部分，直到暴露出半導體基板的一部分表面。最後，移除圖案化之罩幕118。形成之電容接觸孔202之底部與主動區104連接，且自對準於位元線結構102之間。

值得注意的是，在形成電容接觸孔202的期間，在未被圖案化之罩幕118覆蓋的部分，由於第一絕緣層和第二絕緣層的蝕刻選擇比不同，自對準接觸(SAC)蝕刻製程實質上不會將第一絕緣層114和硬罩幕112完全移除，但會將第二絕緣層116所覆蓋的部分完全移除，直到曝露出主動區104，如第4B圖所示。

第5~11圖根據本發明一些實施例顯示形成第一接觸件124’於電容接觸孔202中的製程步驟。

請參照第5A、5B圖，形成一第三絕緣層120覆蓋第二絕緣層116、電容接觸孔202、第一絕緣層114、及圖案化之硬罩幕112上。第三絕緣層120可包括一氮化物，例如氮化矽。接著，形成一犧牲間隔層122於第三絕緣層120上。犧牲間隔層122可為一氧化物，例如氧化矽。第三絕緣層和該犧牲間隔層可具有不同的蝕刻選擇比。在一實施例中，犧牲間隔層122之厚度可為約1nm~10nm，例如：3nm~7nm、或約5nm。

接下來，請參照第6A、6B圖，以非等向性蝕刻移除位於第二絕緣層116、第一絕緣層114、圖案化之硬罩幕112上及位於電容接觸孔202之底部的第三絕緣層120和犧牲間隔層122。經過非等向性蝕刻之後，內襯於電容接觸孔102之側壁上之第三絕緣層120和位於電容接觸孔102之側壁上的第三絕緣層120上之犧牲間隔層122，界定一第一開口204，如第6B圖所示。

第6C圖顯示顯示沿著第6A、6B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖。由第6C圖可看到，電容接觸孔102包括位於其側壁上的第三絕緣層120和犧牲間隔層122，以及一第一開口204。

請參照第7A、7B圖，形成一導電材料124於第一開口204中。例如，可用化學氣相沉積等任何合適的沉積方法形成導電材料124於第二絕緣層116、第一絕緣層114、圖案化之硬罩幕112上及電容接觸孔202中。隨後，實施一平坦化製程，例如化學機械平坦化製程或乾蝕刻製程，直到曝露出第二絕緣層116。於一實施例中，導電材料124可包括多晶、單晶或無晶相之摻雜或未摻雜的矽、或金屬。

第7C圖顯示顯示沿著第7A、7B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖。由第7C圖可看到，導體材料124填充於第一開口204中，且被第三絕緣層120和犧牲間隔層122圍繞。

請參照第8A、8B圖，蝕刻部分的第二絕緣層116和部分的犧牲間隔層122以暴露出導電材料124的上部分。上述蝕刻製程可包括濕蝕刻或乾蝕刻。值得注意的是，在上述蝕刻期間，由於第一絕緣層114和第二絕緣層116蝕刻選擇比不同，且第三絕緣層120和犧牲間隔層122的蝕刻選擇比不同，上述蝕刻製程實質上不會移除第一絕緣層114和第三絕緣層120，而是蝕刻部分的第二絕緣層116和部分的犧牲間隔層122，如第8B圖所示。在一實施例中，蝕刻之後剩餘的第二絕緣層116的一頂表面低於硬罩幕112之一頂表面。導電材料124和第三絕緣層120之間形成一凹槽125。

請參照第9A、9B圖，沈積一第四絕緣層126於圖案化之硬罩幕112、第一絕緣層114、剩餘的第二絕緣層116、第三絕緣層120、剩餘的犧牲間隔層122、導電材料124上。第四絕緣層126可包括一氮化物，例如氮化矽。值得注意的是，將第四絕緣層126沉積在剩餘的第二絕緣層116上，可在之後形成氣隙127所實施的濕蝕刻製程期間，保護剩餘的第二絕緣層116免於被蝕刻。

請參照第10A、10B圖，對第四絕緣層126實施平坦化製程，直到暴露出導電材料124。平坦化製程可透過乾蝕刻或化學機械研磨實施。在第10A圖所示的A-A’剖面圖和第10B圖所示的B-B’剖面圖可看到，在A-A’和B-B’處，第四絕緣層126被平坦化至一大致相同的高度。

請參照第11A、11B圖，對導電材料124進行一回蝕刻，使一部分的犧牲間隔層122曝露出來。回蝕刻可透過乾蝕刻實施。剩餘的導電材料124界定第一接觸件124’。

請參照第12A、12B圖，形成一氣隙127於第一接觸件124’周圍。例如，透過一濕蝕刻移除剩餘的犧牲間隔層122，以於第一接觸件124’周圍形成氣隙127。在一實施例中，濕蝕刻製程可包括使用稀釋的氫氟酸(DHF)、緩衝式氧化物蝕刻劑(BOE或BHF)、或其他混合溶液。值得注意的是，如前所述，由於不同的蝕刻選擇比，濕蝕刻製程僅會蝕刻犧牲間隔層122，而不會蝕刻硬罩幕112、第一絕緣層112、第三絕緣層、和第四絕緣層126。氣隙127的寬度與犧牲間隔層122的厚度大致上相同。在一實施例中，氣隙127具有一寬度可為約1nm~10nm，例如：3nm~7nm、或約5nm。

第12C圖顯示沿著第12A、12B圖的x-x’線繪製之動態隨機存取記憶體(DRAM)之剖面圖。由第12C圖可以看到，每個導體材料124都被氣隙127所圍繞。

請參照第13A、13B圖，形成一間隔層128於氣隙127上。例如，可用如物理或化學氣相沉積等沉積方法形成間隔層128，使其覆蓋圖案化之硬罩幕112、第一絕緣層114、第四絕緣層126、第三絕緣層120、氣隙127、第一接觸件124’。值得注意的是，所形成的間隔層128必須覆蓋在氣隙127上方，而不能填滿於氣隙127中。一般而言，由於氣隙127的寬度很小，例如1nm~10nm，許多階梯覆蓋率(step coverage)不是很好的氣相沉積方法將不會使間隔層128形成於氣隙127中。因此，間隔層128沉積於硬罩幕112側壁上的寬度可大於氣隙127的寬度。在一實施例中，可用如化學氣相沉積等沉積方法形成間隔層128。間隔層128可包括一氮化物，例如氮化矽。

隨後，請參照第14A、14B圖，回蝕刻間隔層128。移除位於圖案化之硬罩幕112、第一絕緣層114、第三絕緣層120、及一部分第一接觸件124’上的間隔層128。於一實施例中，導電材料124可包括多晶、單晶或無晶相之摻雜或未摻雜的矽、或金屬。其中，移除位於一部分第一接觸件124’上的間隔層128，可曝露出第一接觸件124’的一上表面，有利於與後續形成的接觸件與主動區104電性連接。回蝕刻之後剩餘的間隔層128之寬度需大於氣隙127的寬度，而剩餘的間隔層128在第一接觸件124’上形成一上表面開口。

請參照第15A、15B圖，形成一第二接觸件134於第一接觸件124’上。例如，先形成一金屬襯層130順應性覆蓋圖案化之硬罩幕112、第一絕緣層114、第四絕緣層126、第三絕緣層120、剩餘的間隔層128、第一接觸件124’之上表面開口 206。金屬襯層130可由包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、或其他合適的金屬或金屬合金形成。接著，沉積一金屬材料於金屬襯層130上。金屬材料可包括鎢(W)或其他合適的金屬或金屬合金。

隨後，實施一平坦化製程，例如化學機械平坦化製程或乾蝕刻製程，移除位於圖案化之硬罩幕112、第一絕緣層114、第四絕緣層126、第三絕緣層120、剩餘的間隔層128上的金屬襯層130和金屬材料。於平坦化製程之後形成一金屬插塞132，金屬襯層130和金屬插塞132構成第二接觸件134。在此形成本發明實施例所提供之半導體裝置。

於一實施例中，第一接觸件124’與第二接觸件134直接接觸。第一接觸件124’可包括多晶、單晶或無晶相之摻雜或未摻雜的矽。第二接觸件134可由包括Ti、TiN、Ta、TaN、或其他合適的金屬或金屬合金形成。於此實施例中，第一接觸件124’和第二接觸件134構成一電容接觸件(capacitor contact)，用以連接主動區104和後續形成在電容接觸件上的DRAM之電容。

於一實施例中，第一接觸件124’透過一矽化物136與第二接觸件134接觸。例如，先於第一接觸件124’形成矽化物136，例如：TiSi、CoSi、NiSi、TaSi、或前述之組合，再形成第二接觸件134。第二接觸件134與第一接觸件124’構成一電容接觸件(capacitor contact)，用以連接主動區104和後續形成在電容接觸件上的DRAM電容。於此實施例中，電容接觸件係由第一接觸件124’、矽化物136、和第二接觸件134所構成。

接著，可依照DRAM之一般製程繼續於電晶體上方形成電容。由於電容之製程乃是習知技術，故在此不多加贅述。

綜上所述，依照本案實施例所提供之半導體結構，由於僅在電容接觸件周圍形成具有較小介電常數(約為1)的氣隙，有效降低位元線和電容接觸件之間的寄生電容，進而降低位元線的寄生電容。此外，雖然目前已發展出沿著位元線形成氣隙以降低位元線寄生電容的方法，但其需要在形成第一絕緣層-犧牲間隔層-第三絕緣層後，再將中間的犧牲間隔層移除以形成氣隙，然而，本案實施例所提供之半導體結構製造方法是在形成電容接觸孔後，再形成第三絕緣層-犧牲間隔層，之後，再將犧牲間隔層移除即可形成氣隙。換句話說，先前技術必須在整條位元線的側壁形成氣隙，需掏空的總長度為微米等級，一般約略為30~100μm，而本案只需在第一接觸件側壁形成氣隙，需掏空的總長度為奈米等級，一般約為100~300nm，大大的降低了製程的難度以及提升了製程的穩定度，也在未來製程微縮上較具有可行性與競爭性。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。