CN112447673A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112447673A
CN112447673A CN202010645872.9A CN202010645872A CN112447673A CN 112447673 A CN112447673 A CN 112447673A CN 202010645872 A CN202010645872 A CN 202010645872A CN 112447673 A CN112447673 A CN 112447673A
Authority
CN
China
Prior art keywords
bit line
level bit
contact
level
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010645872.9A
Other languages
English (en)
Other versions
CN112447673B (zh
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112447673A publication Critical patent/CN112447673A/zh
Application granted granted Critical
Publication of CN112447673B publication Critical patent/CN112447673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体元件及该半导体元件的制备方法。该半导体元件具有一基底；一低层次位元线，位于该基底上；一高层次位元线底接触点，位于该基底上，并邻近该低层次位元线设置；以及多个第一气隙，邻近该低层次位元线设置。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/09/05申请的美国正式申请案第16/561,538号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，是增加不同的问题，且影响到最终电子特性、品质以及良率。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括：一基底；一低层次位元线，位于该基底上；一高层次位元线底接触点，位于该基底上，并邻近该低层次位元线设置；以及多个第一气隙，邻近该低层次位元线设置。
在本公开的一些实施例中，该半导体元件还包括多个第二气隙，邻近该高层次位元线底接触点设置。
在本公开的一些实施例中，该半导体元件还包括一低层次位元线接触点，位于该低层次位元线下。
在本公开的一些实施例中，该半导体元件还包括一高层次位元线，位于该高层次位元线底接触点上。
在本公开的一些实施例中，该半导体元件还包括多个间隙子，位于该低层次位元线与所述多个第一气隙之间。
在本公开的一些实施例中，该半导体元件还包括多个间隙子，位于该高层次位元线底接触点与所述多个第二气隙之间。
在本公开的一些实施例中，该半导体元件还包括一高层次位元线顶接触点，位于该高层次位元线与该高层次位元线底接触点之间。
在本公开的一些实施例中，该高层次位元线顶接触点的一顶表面的一宽度，大于该高层次位元线顶接触点的一底部的一宽度。
在本公开的一些实施例中，该高层次位元线顶接触点的一底部的一宽度，小于该高层次位元线底接触点的一顶表面的一宽度。
在本公开的一些实施例中，该高层次位元线非对称地位于该高层次位元线顶接触点上。
在本公开的一些实施例中，该半导体元件还包括多个第一间隙子，邻近该低层次位元线接触点设置。
在本公开的一些实施例中，该半导体元件还包括多个第二间隙子，位于该多个第一间隙子与该低层次位元线接触点之间。
在本公开的一些实施例中，该半导体元件还包括一衬垫，位于该低层次位元线与所述多个第一气隙之间。
在本公开的一些实施例中，该半导体元件还包括一衬垫，位于该高层次位元线底接触点与所述多个第二气隙之间。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；在该基底上形成一低层次位元线，并在该基底上与在邻近该低层次位元线处形成一高层次位元线底接触点；以及在邻近该低层次位元线处形成多个第一气隙。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在邻近该高层次位元线底接触点处形成多个第二气隙。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该高层次位元线底接触点上形成一高层次位元线。
在本公开的一些实施例中，该半导体元件的制备方法还包括：在该高层次位元线与该高层次位元线底接触点之间形成一高层次位元线顶接触点。
在本公开的一些实施例中，该高层次位元线顶接触点的一顶表面的一宽度，大于该高层次位元线顶接触点的一底部的一宽度。
在本公开的一些实施例中，该高层次位元线非对称地位于该高层次位元线顶接触点上。
由于本公开的半导体元件的设计，因此可减少半导体元件的寄生电容(parasiticcapacitance)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件的剖视示意图。
图2至图7为依据本公开一实施例中一些半导体元件的剖视示意图。
图8为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图9至图32为依据本公开一实施例中制备半导体元件的流程的的剖视示意图。
附图标记说明：
10：制备方法
101：基底
103：绝缘层
105：第一主动区
107：第二主动区
109：掺杂区
111：导电栓
113电容结构
115：电容底电极
117：电容隔离层
119：电容顶电极
121：电容沟槽
123：轻度掺杂区
125：应力源区
201：字元线
203：字元线隔离层
205：字元线电极
207：字元线第一盖层
209：字元线沟槽
211：字元线第二盖层
301高层次位元线
303：高层次位元线底接触点
305：高层次位元线顶接触点
307：高层次位元线底接触点上开口
309：高层次位元线底接触点下开口
311：高层次位元线沟槽
313：高层次位元线顶接触点开口
401：低层次位元线
403：低层次位元线接触点
405：低层次位元线沟槽
407：低层次位元线接触点开口
501：第一间隙子层
503：第一间隙子
505：第二间隙子层
507：第二间隙子
509：衬垫层
511：第一气隙
513：第二气隙
515：第一衬垫
517：第二衬垫
519：第三衬垫
521：保护层
601：第一隔离膜
603：第二隔离膜
605：第三隔离膜
607：第四隔离膜
609：第五隔离膜
611：第六隔离膜
701：第一遮罩图案
703：第二遮罩图案
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为依据本公开一实施例中一种半导体元件的剖视示意图。
请参考图1，在本实施例中，一半导体元件可包括一基底101、一绝缘层103、多个掺杂区109、多个导电栓111、多个电容结构113、多个字元线201、一高层次位元线301、一高层次位元线底接触点303、一高层次位元线顶接触点305、一低层次位元线401、一低层次位元线接触点403、多个第一间隙子503、多个第二间隙子507、多个气隙以及多个隔离膜。
请参考图1，在所述的实施例中，举例来说，基底101可由下列材料所形成：硅、锗、硅锗(silicon germanium)、碳化硅(silicon carbide)、碳化硅锗(silicon germaniumcarbide)、镓(gallium)、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)或其他IV-IV、III-V或II-VII族半导体材料。基底101可具有一结晶方向<100>。或者是，在另一实施例中，基底101可包括一有机半导体或一层叠半导体(layered semiconductor)，例如硅/硅锗、绝缘体上覆硅(silicon-on-insulator)或绝缘体上覆硅锗(silicon germanium-on-insulator)。当基底101由绝缘体上覆硅所制时，基底101可包括由硅所制的一顶半导体层与一底半导体层，以及一埋入隔离层(buriedinsulating layer)，而埋入隔离层与顶半导体层及底半导体层分隔开设置。举例来说，埋入隔离层可含有单晶氧化物(crystalline oxide)或非单晶氧化物(non-crystallineoxide)、氮化物或其组合。
请参考图1，在所述的实施例中，绝缘层103可设置在基底101中。(图1的剖视图中显示三个绝缘层103，但其他数量的绝缘层可使用在其他实施例中。)举例来说，绝缘层103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)。绝缘层103可界定出基底101的多个主动区。多个主动区可包括一第一主动区105以及一第二主动区107。第一主动区105与第二主动区107可相互邻近设置。
应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例大于氧的比例。
请参考图1，在所述的实施例中，多个掺杂区109可设置在基底101的第一主动区105的一上部中以及设置在基底101的第二主动区107的一上部中。多个掺杂区109可掺杂有一掺杂物(dopant)，例如磷、砷或锑(antimony)。
请参考图1，在所述的实施例中，多个字元线201可设置在第一主动区105的上部中以及设置在第二主动区107的上部中。第一主动区105以及第二主动区107可分别地与二字元线201交叉设置。每一字元线201的两侧可邻近多个掺杂区109设置。多个字元线201可包括多个字元线隔离层203、多个字元线电极205以及多个字元线第一盖层(capping layers)207。
请参考图1，在所述的实施例中，多个字元线隔离层203可分别地对应朝内设置在第一主动区105与第二主动区107中。多个字元线隔离层203的底部可为平坦的。多个字元线隔离层203的底部可在一垂直水平线，该垂直水平线低于多个掺杂区109的底部的一垂直水平线约0.1nm到50nm。多个字元线隔离层203的一厚度可约为0.5nm到10nm。多个字元线隔离层203可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约4.0或更大。(除非另有说明，否则所有在文中所提及的所有介电常数是相对于一真空。)具有约4.0或更大的介电常数的该隔离材料，可为氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、锶酸钛(strontium titanate)、铝酸镧(lanthanum aluminate)、氧化钇(yttrium oxide)、三氧化锗(gallium(III)trioxide)、钆镓氧化物(gadolinium gallium oxide)、锆钛酸铅(leadzirconium titanate)、锶钛酸钡(barium strontium titanate)或其混合物。或者是，隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或其类似物。
请参考图1，在所述的实施例中，多个字元线电极205可分别地对应设置在多个字元线隔离层203上。多个字元线电极205的顶表面可在一垂直水平面，该垂直水平面高于多个掺杂区109的底部的一垂直水平面。或者是，在另一实施例中，多个字元线电极205的顶表面的垂直水平面，可约相同于多个掺杂区109的底部。多个字元线电极可由一导电材料所制，例如多晶硅、硅锗、金属、金属合金、硅化金属、氮化金属、碳化金属或含有多层的其组合。当多层存在时，一扩散阻障层(图未示)可设置在每一层之间，而扩散阻障层例如氮化钛或氮化钽。金属可为铝、铜、钨或钴。硅化金属可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。多个字元线电极205的厚度可在50nm到500nm之间。
请参考图1，在所述的实施例中，多个字元线第一盖层207可分别地对应设置在多个字元线电极205上。多个字元线第一盖层207的侧壁可分别地对应接触多个字元线隔离层203的内表面。多个字元线第一盖层207的顶表面可与基底101的一顶表面齐平。多个字元线第一盖层207可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。
请参考图1，在所述的实施例中，多个隔离膜可设置在基底101上。举例来说，多个隔离膜可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilicaglass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymericmaterial)或其组合，但并不以此为限。多个隔离膜可为堆叠膜，从下到上包括一第一隔离膜601、一第二隔离膜603、一第三隔离膜605、一第四隔离膜607、一第五隔离膜609以及一第六隔离膜611。
请参考图1，在所述的实施例中，一高层次位元线底接触点303可设置在第一主动区105上，并位于第一主动区105中的二相邻字元线201之间。高层次位元线底接触点303可同时设置在第一隔离膜601与第二隔离膜603中，并可电性耦接到其中一掺杂区109，该其中一掺杂区109位于第一主动区105中的二相邻字元线201之间。高层次位元线底接触点303可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。特别地是，在所述的实施例中，高层次位元线底接触点303由钨所制。
请参考图1，在所述的实施例中，高层次位元线顶接触点305可设置在高层次位元线底接触点303上，并电性耦接到高层次位元线底接触点303。高层次位元线顶接触点305可设置在第三隔离膜605中。高层次位元线顶接触点305的一底部的一宽度，可小于高层次位元线顶接触点305的一顶部的一宽度；换言之，高层次位元线顶接触点305的一轮廓为从上到下逐渐变细的锥形。因此，高层次位元线顶接触点305的侧壁可为相互斜向。高层次位元线顶接触点305的底部的宽度可为约相同于高层次位元线底接触点303的一顶表面的一宽度。或者是，在另一实施例中，高层次位元线顶接触点305的底部的宽度可小于高层次位元线底接触点303的顶表面的宽度。高层次位元线顶接触点305可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。
请参考图1，在所述的实施例中，高层次位元线301可设置在第四隔离膜607中。高层次位元线301可非对称地设置在高层次位元线顶接触点305上。举例来说，可仅有高层次位元线301的一底部的一左部位设置在高层次位元线顶接触点305上。非对称地设置在高层次位元线顶接触点305上的高层次位元线301，可进一步保持高层次位元线301远离设置在高层次位元线301的左侧的半导体元件；因此，可缩减由高层次位元线301对那些半导体部件所早成的界面。高层次位元线301可由一导电材料所制，例如钨、铝、铜、镍或钴。
请参考图1，在所述的实施例中，低层次位元线接触点403可设置在第二主动区107上，并位于第二主动区107中的二相邻字元线201之间。低层次位元线接触点403可设置在第一隔离膜601中，并可电性耦接到其中一掺杂区109，该其中一掺杂区109设置在位于第二主动区107中的二相邻字元线201之间。低层次位元线接触点403可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。
请参考图1，在所述的实施例中，低层次位元线401可设置在低层次位元线接触点403上，并电性耦接到低层次位元线接触点403。低层次位元线401可设置在第二隔离膜603中。低层次位元线401的一顶表面可与高层次位元线底接触点303齐平。低层次位元线401可设置在一垂直水平面，该垂直水平面低于高层次位元线顶接触点305的一垂直水平面或高层次位元线301的一垂直水平面。低层次位元线401可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。低层次位元线401可由与低层次位元线接触点403相同的材料所制，但并不以此为限。因为低层次位元线401所设置的垂直水平面在低于高层次位元线301的垂直水平面，所以可延伸低层次位元线401与高层次位元线301之间的一距离。因此，可降低低层次位元线401与高层次位元线301之间的寄生电容。也就是说，通过低层次位元线401与高层次位元线301之间的延伸距离，可明显地减缓由低层次位元线401与高层次位元线301所产生的电信号或是作用在低层次位元线401与高层次位元线301的电信号之间的一界面效应(interference effect)。
请参考图1，在所述的实施例中，多个第二间隙子507可分别地对应邻近高层次位元线底接触点303的各侧壁、低层次位元线接触点403的各侧壁以及低层次位元线401的各侧壁设置。举例来说，多个第二间隙子507可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。特别地是，在所述的实施例中，多个第二间隙子507由氮化硅所制。
请参考图1，在所述的实施例中，一第一衬垫515可设置在高层次位元线底接触点303的各侧壁与高层次位元线底接触点303的底部上，并接合到高层次位元线底接触点303的各侧壁与高层次位元线底接触点303的底部。接合到高层次位元线底接触点303的各侧壁的第一衬垫515，可设置在高层次位元线底接触点303与多个第二间隙子507之间，而该多个第二间隙子507为邻近高层次位元线底接触点303的部分。而接合到高层次位元线底接触点303的底部的第一衬垫515，可设置在第一主动区105中的二相邻字元线201与高层次位元线底接触点303之间。举例来说，第一衬垫515可由钛、氮化钛、氮化钛硅、钽、氮化钽、碳化钽硅或其组合所制。第一衬垫515可改善高层次位元线底接触点303与多个第二间隙子507之间的粘性，而该多个第二间隙子507为邻近高层次位元线底接触点303的部分。
请参考图1，在所述的实施例中，一第二衬垫517可设置在低层次位元线401的各侧壁、低层次位元线接触点403的各侧壁、低层次位元线接触点403的一底部以及第一隔离膜601的顶表面的一部分上，并接合到低层次位元线401的各侧壁、低层次位元线接触点403的各侧壁、低层次位元线接触点403的一底部以及第一隔离膜601的顶表面的一部分。接合到低层次位元线401的各侧壁的第二衬垫517，可设置在低层次位元线401与多个第二间隙子507之间，该多个第二间隙子507为邻近低层次位元线401设置的部分。接合到低层次位元线接触点403的各侧壁，可设置在低层次位元线403与多个第二间隙子507之间，该多个第二间隙子507为邻近低层次位元线接触点403设置的部分。接合到低层次位元线接触点403的底部的第二衬垫517，可设置在低层次位元线接触点403与其中一掺杂区109中，该其中一掺杂区109为设置在第二主动区107中的二相邻字元线201之间。第二衬垫517可由与第一衬垫515相同的材料所制。第二衬垫517可改善低层次位元线401与多个第二间隙子507之间的粘性，该多个第二间隙子507为邻近低层次位元线401设置的部分，并可改善低层次位元线接触点403与多个第二间隙子507之间的粘性，该多个第二间隙子507为邻近低层次位元线接触点403设置的部分。
请参考图1，在所述的实施例中，一第三衬垫519可设置在高层次位元线301的各侧壁、高层次位元线的底部的一部分、高层次位元线顶接触点305的各侧壁以及高层次位元线顶接触点305的底部上，并接合到高层次位元线301的各侧壁、高层次位元线的底部的一部分、高层次位元线顶接触点305的各侧壁以及高层次位元线顶接触点305的底部。第三衬垫519可由与第一衬垫515相同的材料所制，但并不以此为限。第三衬垫519可改善高层次位元线301与第四隔离膜607之间的粘性，并改善高层次位元线顶接触点305与第三隔离膜605之间的粘性。
请参考图1，在所述的实施例中，多个第一间隙子503可设置在第一隔离膜601中，并邻近低层次位元线接触点403的各侧壁设置。特别地是，多个第一间隙子503可分别地设置在第一隔离膜601与多个第二间隙子507之间，该多个第二间隙子507为邻近低层次位元线接触点403设置的部分；换言之，多个第一间隙子503可以多个第二间隙子507而分别地对应相对低层次位元线接触点403，该多个第二间隙子507为邻近夹设在其间的低层次位元线接触点403设置的部分。举例来说，多个第一间隙子503可由一材料所制，该材料具有相对于第一隔离膜601、多个第二间隙子507以及第二衬垫517的蚀刻选择性。特别地是，在所述的实施例中，多个第一间隙子503可由掺杂氧化务所制，例如硼硅玻璃、磷硅玻璃、硼磷硅玻璃、硅氟玻璃、碳掺杂氧化硅或其类似物。或者是，在另一实施例中，多个第一间隙子503可由一热分解聚合物或一热降解聚合物所制。当暴露在超过热分解聚合物的分解温度或热降解聚合物的降解温度的一温度时，则热分解聚合物或热降解聚合物会分解或降解成一气体状态。
请参考图1，在所述的实施例中，多个气隙可分别地对应邻近高层次位元线底接触点303与低层次位元线401设置。特别地是，多个气隙可包括第一气隙511与多个第二气隙513。该多个第二气隙513可分别地邻近多个第二间隙子507设置，该多个第二间隙子507为邻近高层次位元线底接触点303设置的部分；换言之，该多个第二气隙507可以多个第二间隙子507而分别地相对高层次位元线底接触点303设置，而该多个第二间隙子507为位于其间的邻近高层次位元线底接触点303设置的部分。该多个第二气隙513可为被多个第二间隙子507围绕的空间，而该多个第二间隙子507为邻近高层次位元线底接触点303、第一隔离膜601、第二隔离膜603、第三隔离膜605以及多个掺杂区109设置的部分，而该多个掺杂区109为设置在第一主动区105中的二相邻字元线201之间的部分。
请参考图1，在所述的实施例中，所述多个第一气隙511可分别地邻近多个第二间隙子507设置，该多个第二间隙子507为邻近低层次位元线401设置的部分；换言之，所述多个第一气隙511可以多个第二间隙子507而分别地相对低层次位元线401设置，该多个第二间隙子507为夹设在其间的邻近低层次位元线401设置的部分。所述多个第一气隙511可为被第一隔离膜601、第二隔离膜603、第三隔离膜605以及多个第二间隙子507所包围的空间，而该多个第二间隙子507为邻近低层次位元线401设置的部分。因为所述多个第二气隙513与第一气隙511充填有空气，所以所述多个第二气隙513与第一气隙511的一介电常数，可明显地低于如由氧化硅所制的所述多个隔离膜的介电常数。因此，所述多个第二气隙513与第一气隙511可显着地降低在高层次位元线底接触点303与低层次位元线401之间的寄生电容。也就是说，所述多个第二气隙513与第一气隙511可明显地减缓由高层次位元线底接触点303与低层次位元线401所产生的电信号或是作用在高层次位元线底接触点303与低层次位元线401的电信号之间的一界面效应(interference effect)。
请参考图1，在所述的实施例中，多个导电栓111可设置在第五隔离膜609、第四隔离膜607、第三隔离膜605、第二隔离膜603以及第一隔离膜601中，并穿经第五隔离膜609、第四隔离膜607、第三隔离膜605、第二隔离膜603以及第一隔离膜601。多个导电栓111可分别地对应设置在多个掺杂区109上，该多个掺杂区109为设置在同时设置在第一主动区105与第二主动区107中的绝缘层103与多个字元线201之间的部分。多个导电栓111可分别地对应电性连接到多个掺杂区109，该多个掺杂区109为设置在同时设置在第一主动区105与第二主动区107中的绝缘层103与多个字元线201之间的部分。多个导电栓111可由掺杂多晶硅、钛、氮化钛、钽、氮化钽、铜、铝或铝合金所制。
请参考图1，在所述的实施例中，多个电容结构113可设置在第六隔离膜611中，并分别地对应位于多个导电栓111上。多个电容结构113可分别地电性连接到多个导电栓111。多个电容结构113可包括多个电容底电极115、一电容隔离层117以及一电容顶电极119。
请参考图1，在所述的实施例中，多个电容结构113可朝内地设置在第六隔离膜611中，并分别地对应电性连接到多个导电栓111。特别地是，每一电容结构113可形成U型图案。多个电容结构113可由掺杂多晶硅、金属或硅化金属所制。电容隔离层117可设置在多个电容底电极115上。电容隔离层117可由一单一层所形成，该单一层含有一隔离材料，该隔离材料具有一介电常数，该介电常数约为4.0或更大。电容隔离层117的一厚度可在
Figure BDA0002572994690000141
到
Figure BDA0002572994690000142
之间。或者是，在另一实施例中，电容隔离层117可由一堆叠层所形成，该堆叠层由氧化硅、氮化硅以及氧化硅所组成。电容顶电极119可设置在电容隔离层117上。电容顶电极119可由掺杂多晶硅或金属所制。
图2至图7为依据本公开一实施例中一些半导体元件的剖视示意图。
请参考图2，在另一实施例中，一保护层521可设置在第三衬垫519与第四隔离膜607之间、第三衬垫519与第三隔离膜605之间，以及第三衬垫519与高层次位元线底接触点303之间，并接合到第三衬垫519、第四隔离膜607、第三隔离膜605以及高层次位元线底接触点303。保护层521的一部分可设置在高层次位元线底接触点303的顶表面上。保护层521可含有氮化钨。当含有钨的高层次位元线底接触点303暴露在空气或氧时，容易在高层次位元线底接触点303的顶表面上形成缺陷(defects)。所述多个缺陷可影响到半导体元件的良率。保护层521可避免含有钨的高层次位元线底接触点303包露在空气或氧；因此，保护层521可减少在含有钨的高层次位元线底接触点303的顶表面上的所述多个缺陷的形成。
请参考图3，在另一实施例中，多个字元线第二盖层211可分别地对应设置在多个字元线第一盖层207与多个字元线电极205之间。多个字元线第二盖层211的侧壁可直接接触多个字元线隔离层203的内表面。多个字元线第二盖层211可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。多个字元线第一盖层207可由一低介电常数材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅化物，或其类似物。由低介电常数材料所制的多个位元线第一盖层207，可降低基底101的顶表面处的电场；因此，可以减少漏电流(leakage current)。
请参考图4，在另一实施例中，多个字元线第一盖层207可分别地对应设置在多个字元线隔离层203与多个字元线电极205上。多个字元线第一盖层207的侧壁可直接接触基底101的内表面。
请参考图5，在另一实施例中，多个字元线第二盖层211可分别地对应设置在多个字元线电极205与多个字元线隔离层203上。多个字元线第一盖层207可分别地对应设置在多个字元线第二盖层211上。多个字元线第二盖层211的侧壁以及多个字元线第一盖层207的侧壁可直接接触基底101的内表面。多个字元线第二盖层211可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。多个字元线第一盖层207可由一低介电常数材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅化物，或其类似物。由低介电常数材料所制的多个字元线第一盖层207，可降低在基底101的顶表面的电场；因此，可以减少漏电流。
请参考图6，在另一实施例中，多个轻度掺杂区123可分别地对应邻近多个字元线隔离层203的两侧设置。多个轻度掺杂区123可设置在多个掺杂区109与基底101的界面处。多个轻度掺杂区123可掺杂有与多个掺杂区109相同的掺杂物。多个轻度掺杂区123的一掺杂浓度可低于多个掺杂区109的一掺杂浓度。多个轻度掺杂区123可减缓热电子效应(hot-electron effect)。
请参考图7，在另一实施例中，多个应力源区125可分别地对应邻近多个字元线隔离层203的两侧设置。多个应力源区125的底部可位于一垂直水平线，该垂直水平线低于多个字元线隔离层203的底部的垂直水平线。多个应力源区125可具有一晶格常数(latticeconstant)，该晶格常数不同于基底101的一晶格常数。多个应力源区125可增加半导体元件的载子移动率(carrier mobility)；因此，可以改善半导体元件的效能。
图8为依据本公开一实施例中一种半导体元件的制备方法10的流程示意图。图9至图32为依据本公开一实施例中制备半导体元件的流程的的剖视示意图。
请参考图8及图9，在步骤S11，可提供一基底101。请参考图8及图10，在步骤S13，一绝缘层103可形成在基底101中。隔离层103可界定出在基底101中的多个主动区。多个主动区可包括一第一主动区105以及一第二主动区107。第一主动区105与第二主动区107可相互邻近设置。
请参考图8及图11，在步骤S15，多个掺杂区109可形成在基底101的第一主动区105的一上部中以及在基底101的第二主动区107的一上部中。多个掺杂区109可掺杂有一掺杂物，例如磷、砷或锑。
请参考图8及图12至图15，在步骤S17，多个字元线201可形成在第一主动区105的上部中以及在第二主动区107的上部中。请参考图12，多个字元线沟槽209可朝内分别地形成在第一主动区105的上部中以及在第二主动区107的上部中。多个字元线沟槽209的底部可为平坦的。多个字元线沟槽209的底部可位于一垂直水平面，该垂直水平面低于多个掺杂区109的底部的一垂直水平面。
请参考图13，多个字元线隔离层203可分别地对应形成在多个字元线沟槽209中。请参考图14，多个字元线电极205可分别地对应形成在位于多个字元线沟槽209中的多个字元线隔离层203上。请参考图15，多个字元线第一盖层207可分别地对应设置在位于多个字元线沟槽209中的多个字元线电极205上。多个字元线第一盖层207的顶表面可与基底101的一顶表面齐平。多个字元线隔离层203、多个字元线电极205以及多个字元线第一盖层207可一起形成多个字元线201。
请参考图8及图16至图25，在步骤S19，一高层次位元线底接触点303、一低层次位元线接触点403以及一低层次位元线401可形成在基底101上。请参考图16，一第一隔离膜601可形成在基底101上，且一第二隔离膜603可形成在第一隔离膜601上。可使用一第一遮罩图案701来执行一第一光刻工艺，以界定出在第二隔离膜603上的高层次位元线底接触点303与低层次位元线401的位置。请参考图17，在第一光刻工艺之后，可执行如一非等向性干蚀刻工艺的一第一蚀刻工艺，以形成在第二隔离膜603中的一高层次位元线底接触点上开口307以及一低层次位元线沟槽405。
请参考图18，可使用一第二遮罩图案703执行一第二光刻工艺，以界定出高层次位元线底接触点303的位置以及在第一隔离膜601上的低层次位元线接触点403的位置。请参考图19，在第二光刻工艺之后，可执行如一非等向性干蚀刻的一第二蚀刻工艺，以形成在第一隔离膜601中的一高层次位元线底接触点下开口309以及一低层次位元线接触点开口407。设置在位于第一主动区105中二相邻字元线201之间以及位于第二主动区107中二相邻字元线201之间的多个掺杂区109，可分别地经由高层次位元线底接触点下开口309与低层次位元线接触点沟槽407而暴露。
请参考图20，可形成一第一间隙子层501，以覆盖第二隔离膜603的顶表面、高层次位元线底接触点上开口307的侧壁、高层次位元线底接触点下开口309的侧壁与底部、低层次位元线沟槽405的侧壁与底部以及低层次位元线接触孔开口407的侧壁与底部。第一间隙子层501可由掺杂氧化物所制，例如硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、硅氟玻璃(fluoridesilicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)或其类似物。或者是，在另一实施例中，第一间隙子层501可由一热分解聚合物或一热降解聚合物所制。
请参考图21，可执行如一非等向性干蚀刻制成的一蚀刻工艺，以形成多个第一间隙子503，该多个第一间隙子503接合到高层次位元线底接触点上开口307的侧壁、高层次位元线底接触点下开口309的侧壁、低层次位元线沟槽405的侧壁以及低层次位元线接触点开口407的侧壁。请参考图22，可形成一第二间隙子层505，以覆盖第二隔离膜603的顶表面、低层次位元线沟槽405的底部、低层次位元线接触点开口407的底部以及多个第一间隙子503的表面。举例来说，第二间隙子层505可由氮化硅所制。
请参考图23，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成多个第二间隙子507，该多个第二间隙子507接合到多个第一间隙子503的表面。请参考图24，可形成一衬垫层509，以覆盖第二隔离膜603的顶表面、多个第二间隙子507的表面、低层次位元线沟槽405的底部以及低层次位元线接触点开口407的底部。举例来说，衬垫层509可由钛、氮化钛、氮化钛硅、钽、氮化钽、碳化钽硅或其组合所制。
请参考图25，举例来说，可以一金属化工艺将一导电材料沉积进入高层次位元线底接触点上开口307、高层次位元线底接触点下开口309、低层次位元线沟槽405以及低层次位元线接触点开口407中，而导电材料例如掺杂多晶硅、金属、氮化金属或硅化金属。在所述的实施例中，导电材料可为钨。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除剁于填充材料，提供一大致平坦表面给接下来的处理步骤，并保形地形成高层次位元线底接触点303、低层次位元线接触点403以及低层次位元线401。
请参考图8及图26至图27，在步骤S21，多个气隙可形成在基底101上。请参考图26，可执行如化学机械研磨的一平坦化工艺，以缩减第五隔离膜609的一厚度，并移除部分的衬垫层509。在平坦化工艺之后，衬垫层509可转成一第一衬垫515以及一第二衬垫517，第一衬垫515邻近高层次位元线底接触点303设置，第二衬垫517设置在低层次位元线401上、低层次位元线接触点403上、低层次位元线接触点403的底部上以及第一隔离膜601的一顶表面的一部位上，并接合到低层次位元线401、低层次位元线接触点403、低层次位元线接触点403的底部以及第一隔离膜601的一顶表面的一部位。在平坦化工艺之后，可暴露邻近高层次位元线底接触点303设置的多个第一间隙子503的顶表面，以及邻近低层次位元线401设置的多个第一间隙子503。
请参考图27，可移除位于邻近高层次位元线底接触点303的多个第一间隙子503以及邻近低层次位元线401的多个第一间隙子503，以形成多个气隙。特别地是，可引入一汽化氟化氢(vapor hydrogen fluoride)，并蚀刻邻近高层次位元线底接触点303设置的多个第一间隙子503以及邻近低层次位元线401设置的多个第一间隙子503。在由掺杂氧化物所制的多个第一间隙子503上，汽化氟化氢具有一较高的蚀刻率；因此，可移除邻近高层次位元线底接触点303设置的多个第一间隙子503以及邻近低层次位元线401设置的多个第一间隙子503，并可留下由氮化硅所制的多个第二间隙子507。在接下来例如热处理的处理步骤期间，多个第二间隙子507可避免高层次位元线底接触点303、低层次位元线401或低层次位元线接触点403流入多个气隙中。多个气隙可包括多个第一气隙511以及多个第二气隙513。所述多个第一气隙511可邻近低层次位元线401设置。所述多个第二气隙513可邻近高层次位元线底接触点303设置。
请参考图27，或者是，在另一实施例中，实施一热处理以移除由热分解聚合物或热降解聚合物所制的多个第一间隙子503。热处理的一温度可在约300℃到约450℃之间。优选者，热处理的温度可在约350℃到约420℃之间。
请参考图8及图28至图29，在步骤S23，一高层次位元线顶接触点305以及一高层次位元线301可形成在基底101上。请参考图28，举例来说，可以如旋涂式玻璃无间隙充填沉积法将一第三隔离膜605形成在第二隔离膜603上。应当理解，在第三隔离膜605形成之后，不会填满所述多个第一气隙511与所述多个第二气隙513。一第一隔离膜607可形成在第三隔离膜605上。可执行一第一光刻工艺以界定出位于第四隔离膜607上的高层次位元线301的位置。在第一光刻工艺之后，可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成在第四隔离膜607中的一高层次位元线沟槽311。可执行一第二光刻工艺，以界定出在第三隔离膜605上的高层次位元线顶接触点305的位置。
请参考图28，在第二光刻工艺之后，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成在第三隔离膜605中的一高层次位元线顶接触点开口313。高层次位元线顶接触点开口313的一底开口的一宽度，可小于高层次位元线顶接触点开口313的一顶开口的一宽度；换言之，高层次位元线顶接触点开口313的一轮廓可为从上到下逐渐变细的锥形。也就是说，高层次位元线顶接触点开口313的侧壁可为相互斜向。高层次位元线顶接触点开口313的底开口的宽度，可大约相同于高层次位元线底接触点303的一顶表面的一宽度。高层次位元线接触点303的顶表面可经由高层次位元线顶接触点开口313以及高层次位元线沟槽311而暴露。可选择地执行使用一还原剂的一清洗工艺，以移除由钨所制的高层次位元线底接触点303的顶表面上的缺陷。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)，或其组合。
请参考图29，可以一金属化工艺将一导电材料沉积进入高层次位元线沟槽311中，举例来说，导电材料是如掺杂多晶硅、金属、氮化金属或硅化金属。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余填充材料，提供一大致平胆表面给接下来的处理步骤，并保形地形成高层次位元线301与高层次位元线顶接触点305。此外，在形成高层次位元线301与高层次位元线顶接触点305之前，一第三衬垫519可形成在高层次位元线沟槽311的侧壁上、高层次位元线沟槽311的一底部的一部分上以及高层次位元线顶接触点开口313的底部上。
请参考图8以及涂31，在步骤S25，多个导电栓111可形成在基底101上。一第五隔离膜609可形成在第四隔离膜607上。可执行一光刻工艺以界定出在第五隔离膜609中的高层次位元线沟槽311的位置。在光刻工艺之后，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成多个导电栓开口，该多个导电栓开口穿经第五隔离膜609、第四隔离膜607、第三隔离膜605、第二隔离膜603以及第一隔离膜601。同时位于第一主动区105与第二主动区107中的绝缘层103与多个字元线201之间的多个掺杂区109的顶表面，可经由多个导电栓开口而暴露。
请参考图30，可以一金属化工艺将一导电材料沉积进入多个导电栓开口中，举例来说，导电材料是如掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金。在金属化工艺之后，可执行如化学机械研磨的一平坦化工艺，以移除多余填充材料，提供一大致平坦表面给接下来的处理步骤，并保形地形成多个导电栓111。多个导电栓111可分别地对应电性连接到多个掺杂区109，该多个掺杂区109为位于均设置在第一主动区105与第二主动区107中的绝缘层103与多个字元线201之间的部分。
请参考图1及图31至图32，在步骤S27，多个电容结构113可形成在基底101上。请参考图31，一第六隔离膜611可形成在第五隔离膜609上。可执行一光刻工艺以界定出在第六隔离膜611中的多个电容结构113的位置。在光刻工艺之后，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成在第六隔离膜611中多个电容沟槽121。多个导电栓111的顶表面可经由多个电容沟槽121而暴露。多个电容底电极115可分别地对应形成在多个电容沟槽121中。
请参考图32，一电容隔离层117可形成在多个电容沟槽121中的多个电容底电极115上。请往回参考图1，一电容顶电极119可形成在电容隔离层117上，并可填满多个电容沟槽121。多个电容底电极115、电容隔离层117以及电容顶电极119一起形成多个电容结构113。
由于本公开的半导体元件的设计，因此可减少半导体元件的寄生电容。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一低层次位元线，位于该基底上；
一高层次位元线底接触点，位于该基底上，并邻近该低层次位元线设置；以及
多个第一气隙，邻近该低层次位元线设置。
2.如权利要求1所述的半导体元件，还包括多个第二气隙，邻近该高层次位元线底接触点设置。
3.如权利要求2所述的半导体元件，还包括一低层次位元线接触点，位于该低层次位元线下。
4.如权利要求2所述的半导体元件，还包括一高层次位元线，位于该高层次位元线底接触点上。
5.如权利要求1所述的半导体元件，还包括多个间隙子，位于该低层次位元线与所述多个第一气隙之间。
6.如权利要求2所述的半导体元件，还包括多个间隙子，位于该高层次位元线底接触点与所述多个第二气隙之间。
7.如权利要求4所述的半导体元件，还包括一高层次位元线顶接触点，位于该高层次位元线与该高层次位元线底接触点之间。
8.如权利要求7所述的半导体元件，其中该高层次位元线顶接触点的一顶表面的一宽度，大于该高层次位元线顶接触点的一底部的一宽度。
9.如权利要求7所述的半导体元件，其中该高层次位元线顶接触点的一底部的一宽度，小于该高层次位元线底接触点的一顶表面的一宽度。
10.如权利要求7所述的半导体元件，其中该高层次位元线非对称地位于该高层次位元线顶接触点上。
11.如权利要求3所述的半导体元件，还包括多个第一间隙子，邻近该低层次位元线接触点设置。
12.如权利要求11所述的半导体元件，还包括多个第二间隙子，位于该多个第一间隙子与该低层次位元线接触点之间。
13.如权利要求1所述的半导体元件，还包括一衬垫，位于该低层次位元线与所述多个第一气隙之间。
14.如权利要求2所述的半导体元件，还包括一衬垫，位于该高层次位元线底接触点与所述多个第二气隙之间。
15.一种半导体元件的制备方法，包括：
提供一基底；
在该基底上形成一低层次位元线，并在该基底上与在邻近该低层次位元线处形成一高层次位元线底接触点；以及
在邻近该低层次位元线处形成多个第一气隙。
16.如权利要求15所述的半导体元件的制备方法，还包括在邻近该高层次位元线底接触点处形成多个第二气隙。
17.如权利要求16所述的半导体元件的制备方法，还包括在该高层次位元线底接触点上形成一高层次位元线。
18.如权利要求17所述的半导体元件的制备方法，还包括在该高层次位元线与该高层次位元线底接触点之间形成一高层次位元线顶接触点。
19.如权利要求18所述的半导体元件的制备方法，其中该高层次位元线顶接触点的一顶表面的一宽度，大于该高层次位元线顶接触点的一底部的一宽度。
20.如权利要求18所述的半导体元件的制备方法，其中该高层次位元线非对称地位于该高层次位元线顶接触点上。
CN202010645872.9A 2019-09-05 2020-07-07 半导体元件及其制备方法 Active CN112447673B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/561,538 2019-09-05
US16/561,538 US11217594B2 (en) 2019-09-05 2019-09-05 Semiconductor device and method for fabricating the same

Publications (2)

Publication Number Publication Date
CN112447673A true CN112447673A (zh) 2021-03-05
CN112447673B CN112447673B (zh) 2024-06-14

Family

ID=74733158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010645872.9A Active CN112447673B (zh) 2019-09-05 2020-07-07 半导体元件及其制备方法

Country Status (3)

Country Link
US (1) US11217594B2 (zh)
CN (1) CN112447673B (zh)
TW (1) TWI726717B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers
WO2023226273A1 (zh) * 2022-05-25 2023-11-30 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264390B2 (en) * 2020-04-16 2022-03-01 Nanya Technology Corporation Semiconductor memory device with air gaps between conductive features and method for preparing the same
KR20210155697A (ko) * 2020-06-16 2021-12-23 삼성전자주식회사 집적회로 소자

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020173096A1 (en) * 2001-05-21 2002-11-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit and method of manufacturing same
CN101443902A (zh) * 2006-04-13 2009-05-27 美光科技公司 用于在形成快闪存储器装置期间形成位线触点及位线的方法，及包括所述位线及位线触点的装置
US20140064004A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including buried gate, module and system, and method for manufacturing
US20140231892A1 (en) * 2013-02-19 2014-08-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
KR20150045782A (ko) * 2013-10-21 2015-04-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
TW201724354A (zh) * 2015-12-22 2017-07-01 華邦電子股份有限公司 半導體裝置及其製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249018B1 (en) * 1998-02-26 2001-06-19 Vanguard International Semiconductor Corporation Fabrication method to approach the conducting structure of a DRAM cell with straightforward bit line
US6235630B1 (en) * 1998-08-19 2001-05-22 Micron Technology, Inc. Silicide pattern structures and methods of fabricating the same
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
KR100532437B1 (ko) * 2003-05-26 2005-11-30 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2005026641A (ja) * 2003-07-04 2005-01-27 Nec Electronics Corp 半導体装置およびその製造方法
US7960797B2 (en) * 2006-08-29 2011-06-14 Micron Technology, Inc. Semiconductor devices including fine pitch arrays with staggered contacts
JP2010161173A (ja) * 2009-01-07 2010-07-22 Renesas Electronics Corp 半導体記憶装置
KR101006531B1 (ko) * 2009-05-11 2011-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
KR101164972B1 (ko) 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
JP5579136B2 (ja) * 2011-08-17 2014-08-27 株式会社東芝 半導体装置及びその製造方法
KR102057073B1 (ko) 2013-07-26 2019-12-18 에스케이하이닉스 주식회사 트렌치 내부에 배치되는 비트라인 구조물을 구비하는 반도체 소자, 이를 포함하는 패키지, 모듈 및 시스템
US9406617B1 (en) * 2015-11-19 2016-08-02 International Business Machines Corporation Structure and process for W contacts
US9748332B1 (en) * 2016-12-09 2017-08-29 Macronix International Co., Ltd. Non-volatile semiconductor memory
KR102606784B1 (ko) * 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US11018140B2 (en) * 2019-04-19 2021-05-25 Winbond Electronics Corp. Semiconductor device and method for manufacturing the same
KR102704931B1 (ko) * 2019-06-21 2024-09-09 삼성전자주식회사 반도체 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020173096A1 (en) * 2001-05-21 2002-11-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit and method of manufacturing same
CN101443902A (zh) * 2006-04-13 2009-05-27 美光科技公司 用于在形成快闪存储器装置期间形成位线触点及位线的方法，及包括所述位线及位线触点的装置
US20140064004A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including buried gate, module and system, and method for manufacturing
US20140231892A1 (en) * 2013-02-19 2014-08-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
KR20150045782A (ko) * 2013-10-21 2015-04-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20150126013A1 (en) * 2013-11-07 2015-05-07 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
TW201724354A (zh) * 2015-12-22 2017-07-01 華邦電子股份有限公司 半導體裝置及其製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11705380B2 (en) * 2020-07-10 2023-07-18 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers
WO2023226273A1 (zh) * 2022-05-25 2023-11-30 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
US11217594B2 (en) 2022-01-04
US20210074708A1 (en) 2021-03-11
TWI726717B (zh) 2021-05-01
CN112447673B (zh) 2024-06-14
TW202111865A (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
CN112582415B (zh) 半导体元件及其制备方法
CN112447673B (zh) 半导体元件及其制备方法
US11562958B2 (en) Method for fabricating semiconductor device
CN112349718B (zh) 半导体元件及其制造方法
CN112786597B (zh) 半导体元件及其制备方法
CN112447720A (zh) 半导体元件及其制备方法
US10978459B2 (en) Semiconductor device with bit lines at different levels and method for fabricating the same
CN112447721B (zh) 半导体装置及其制造方法
US11699661B2 (en) Method for fabricating semiconductor device
CN112563245B (zh) 半导体装置及其制造方法
TWI793520B (zh) 半導體元件及其製備方法
CN112447723B (zh) 半导体装置及其制造方法
CN112614817B (zh) 半导体元件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant