KR20150045782A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 기판 상의 게이트 구조체, 상기 게이트 구조체의 양단의 상기 기판 상에 배치된 제 1 불순물 영역 및 제 2 불순물 영역, 상기 게이트 구조체와 교차하고 상기 제 1 불순물 영역과 연결되는 도전라인, 상기 제 2 불순물 영역과 접속하는 콘택 플러그, 상기 도전 라인의 측벽 상에 차례로 제공되는 제 1 및 제 2 스페이서들; 및 상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 갭을 포함하고, 상기 콘택 플러그는 도전성 캐핑 패턴을 포함하고, 상기 에어 갭의 일면은 상기 도전성 캐핑 패턴에 의해 정의되는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 에어 갭(air gap)을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
일반적으로 반도체 소자는 수직적으로 적층된 패턴들과 이들을 전기적으로 접속시키기 위한 콘택 플러그들을 포함할 수 있다. 반도체 소자의 고집적화가 심화됨에 따라, 패턴들간의 간격 및/또는 패턴과 콘택 플러그간의 간격 등이 점점 감소되고 있다. 이로 인하여, 패턴들간 및/또는 패턴 및 콘택 플러그 간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량은 동작 속도의 저하와 같은 반도체 소자의 성능 저하를 초래할 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자는 다른 기술적 과제는 콘택 플러그의 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판 상의 게이트 구조체; 상기 게이트 구조체의 양측의 상기 기판 상에 배치된 제 1 불순물 영역 및 제 2 불순물 영역; 상기 게이트 구조체와 교차하고 상기 제 1 불순물 영역과 연결되는 도전라인; 상기 제 2 불순물 영역과 접속하는 콘택 플러그; 상기 도전 라인의 측벽 상에 차례로 제공되는 제 1 및 제 2 스페이서들; 및 상기 제 1 스페이서와 상기 제 2 스페이서 사이의 에어 갭을 포함하고, 상기 콘택 플러그는 도전성 캐핑 패턴을 포함하고, 상기 에어 갭의 일면은 상기 도전성 캐핑 패턴에 의해 정의된다.
일 실시예에 따르면, 상기 에어 갭의 하면은 상기 제 1 스페이서에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 도전성 캐핑 패턴은 단결정 실리콘을 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그는 상기 제 2 불순물 영역 상에 차례로 제공되는 반도체 패턴, 금속 실리사이드 패턴 및 금속 함유 패턴을 더 포함하고, 상기 도전성 캐핑 패턴은 상기 반도체 패턴과 상기 금속 실리사이드 패턴 사이에 제공되고, 상기 도전성 캐핑 패턴의 측면은 수평으로 연장되어 상기 제 1 스페이서의 측면과 접하고, 상기 에어 갭의 상면은 상기 도전성 캐핑 패턴에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 콘택 플러그는 상기 도전성 캐핑 패턴 상에 차례로 제공되는 반도체 패턴, 금속 실리사이드 패턴 및 금속 함유 패턴을 더 포함하고, 상기 도전성 캐핑 패턴의 하면은 상기 제 2 불순물 영역과 접하고, 상기 에어 갭은 상기 도전성 캐핑 패턴의 측면을 노출 수 있다.
일 실시예에 따르면, 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 제공되는 제 3 스페이서를 더 포함하고, 상기 에어 갭의 상면은 상기 제 3 스페이서에 의해 정의될 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판 상의 게이트 구조체; 상기 게이트 구조체의 양측의 상기 기판 상에 배치된 제 1 불순물 영역 및 제 2 불순물 영역; 상기 게이트 구조체와 교차하고 상기 제 1 불순물 영역과 연결되는 도전라인; 상기 제 2 불순물 영역과 접속하는 콘택 플러그; 및 상기 도전 라인의 측벽 상에 제공되는 스페이서 구조체를 포함하고, 상기 콘택 플러그는 금속 실리사이드 패턴을 포함하고, 상기 스페이서 구조체는 에어 갭을 포함하고, 상기 금속 실리사이드 패턴의 상면은 상기 에어 갭의 상면보다 높다.
일 실시예에 따르면, 상기 스페이서 구조체는 제 1 및 제 2 스페이서들을 더 포함하고, 상기 에어 갭은 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 제공되고, 상기 콘택 플러그는 상기 제 2 불순물 영역 상에 차례로 제공되는 반도체 패턴과 금속 함유 패턴을 더 포함하고, 상기 금속 실리사이드 패턴은 상기 반도체 패턴과 상기 금속 함유 패턴 사이에 제공되고, 상기 에어 갭의 상면 및 상기 제 2 스페이서의 상면은 상기 반도체 패턴의 상면과 공면(coplanar)을 이룰 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판 상에 도전 라인들을 형성하는 것; 상기 도전 라인들의 측벽을 따라 차례로 제 1 및 제 2 스페이서들을 형성하는 것; 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 에어 갭을 형성하는 것; 및 상기 도전 라인들 사이에 금속 실리사이드 패턴을 포함하는 콘택 플러그를 형성하는 것을 포함하되, 상기 금속 실리사이드 패턴은 상기 에어 갭이 형성된 이후에 형성된다.
일 실시예에 따르면, 상기 콘택 플러그를 형성하는 것은 도전성 캐핑 패턴을 형성하는 것을 더 포함하고, 상기 도전성 캐핑 패턴은 선택적 에피택시얼 성장(selective epitaxial growth) 공정에 의해 형성되고, 상기 도전성 캐핑 패턴은 상기 에어 갭에 의해 노출될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법을 따르면, 콘택 플러그 내의 금속 실리사이드 패턴을 형성하기 전에 에어 갭(Air Gap)을 먼저 형성함으로써, 상기 에어 갭(Air Gap) 형성을 위한 습식 식각 공정 시 식각액에 의해 상기 금속 실리사이드 패턴이 손상되는 것을 방지할 수 있다. 이로써 콘택 플러그 내에 저항 불량이 발생하지 않으므로 반도체 소자의 신뢰도를 향상시킬 수 있다.
또한, 상기 금속 실리사이드 패턴이 손상되는 것을 고려할 필요가 없어 상기 콘택 플러그와 접하는 제 3 스페이서의 두께를 증가시킬 필요가 없다. 따라서, 제 1 및 제 3 스페이서들 사이에 형성되는 상기 에어 갭(Air Gap)의 영역이 상대적으로 증가되어 상기 콘택 플러그와 비트라인들 사이의 기생 정전용량을 감소시켜 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 2b 내지 도 11ab 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 12a 내지 도 15a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 12b 내지 도 15b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 16a 내지 도 22a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 16b 내지 도 22b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 23는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 24은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 2b 내지 도 11ab 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 12a 내지 도 15a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 12b 내지 도 15b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 16a 내지 도 22a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 단면도들이다.
도 16b 내지 도 22b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 23는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 24은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 평면도에서의 배치 간격이 단면도들에서의 그것과 일치하지 않을 수 있다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 도면들이다. 도 2b 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하여, 기판(100) 내에 소자 분리막들(101)이 형성되어 활성 영역들(AR1)을 정의할 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 활성 영역들(AR1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 x 방향 및 상기 y 방향은 서로 직교하는 방향일 수 있다.
활성 영역들(AR1)의 상부에 불순물 영역들(21, 22)이 형성될 수 있다. 상기 불순물 영역들(21, 22)은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온 주입하여 형성될 수 있다. 상기 불순물 영역들(21, 22)은 상기 소자 분리막들(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역들(21, 22)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다.
상기 기판(100)의 상부에 트렌치들(102)이 형성될 수 있다. 상기 트렌치들(102)은 y 방향으로 연장되며 상기 x 방향으로 상호 이격되도록 형성될 수 있다. 하나의 활성 영역(AR1)에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(102)에 의하여 분리될 수 있다.
상기 트렌치들(102)은 상기 기판(100)의 상면에 마스크 패턴을 형성 한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 트렌치들(102)의 깊이는 상기 소자 분리막들(101)의 깊이보다 얕을 수 있다.
상기 트렌치들(102)의 내에 절연막들(미도시)이 형성될 수 있다. 상기 절연막들은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막들이 식각되어 게이트 절연막들(103)이 형성될 수 있다. 상기 절연막들은 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
상기 게이트 절연막들(103) 상에 게이트 도전막들이 형성될 수 있다. 상기 게이트 도전막들은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 게이트 도전막들이 식각되어 게이트 전극들(105)이 형성될 수 있다. 상기 게이트 절연막들(103) 및 상기 게이트 전극들(105)의 상면은 상기 기판(100)의 상면보다 낮게 형성될 수 있다. 상기 게이트 도전막들은 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
상기 게이트 전극들(105) 상에 게이트 캐핑 패턴들(107)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(107)은 상기 게이트 전극들(105)이 형성된 상기 트렌치들(102)의 나머지 부분을 채우는 절연막(미도시)을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 게이트 캐핑 패턴들(107)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(107)의 형성 결과, 상기 트렌치들(102) 내에 게이트 구조체들이 형성될 수 있다. 상기 게이트 구조체들은 상기 게이트 전극들(105) 및 상기 게이트 캐핑 패턴들(107)을 포함할 수 있다. 상기 게이트 구조체들은 반도체 장치의 워드라인들(WL)일 수 있다.
상기 워드라인들(WL)의 형성 후에, 기판(100) 상에 제 1 및 제 2 충전층들(111, 121)이 차례로 형성될 수 있다. 상기 제 1 충전층(111)은 실리콘 산화막을 포함할 수 있고, 상기 제 2 충전층(121)은 실리콘 질화막을 포함할 수 있다. 상기 제 1 및 제 2 충전층들(111, 121)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 또는 원자층 증착(ALD) 중 적어도 하나로 형성될 수 있다.
상기 제 1 및 제 2 충전층들(111, 121)을 식각하여 제 1 불순물 영역들(21)을 노출하는 제 1 리세스 영역들(RS1)이 형성될 수 있다. 일 예로, 상기 제 1 리세스 영역들(RS1)은 원형 또는 타원형일 수 있다. 상기 제 1 리세스 영역들(RS1)은 상기 제 2 충전층(121) 상에 마스크 패턴을 형성한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 제 1 제 1 리세스 영역들(RS1)의 하면은 과 식각(over-etach)에 의하여 상기 제 1 충전층(111)의 하면보다 낮을 수 있다.
상기 제 1 리세스 영역들(RS1) 내에 도전층들(131)이 형성될 수 있다. 일 예로, 상기 도전층들(131)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속 반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 도전층들(131)은 상기 제 1 리세스 영역들(RS1)을 채우는 도전막들을 형성한 후, 평탄화 공정에 의하여 형성될 수 있다.
상기 제 2 충전층(121) 및 상기 도전층들(131) 상에 제 1 반도체층(141), 배리어층(151), 금속층(161) 및 캐핑층(171)이 차례로 형성될 수 있다. 상기 제 1 반도체층(141)은 폴리실리콘을 포함할 수 있다. 상기 배리어층(151)은 금속 실리사이드층 및/또는 상기 금속 실리사이드층 상의 금속 질화물층을 포함할 수 있다. 일 예로, 상기 금속 실리사이드층은 WSi, TaSi, 또는 TiSi 중 적어도 하나를 포함할 수 있다. 상기 금속 질화물층은 WN, TaN, 또는 TiN 중 적어도 하나를 포함할 수 있다.
상기 금속층(161)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(171)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 반도체층(141), 배리어층(151), 상기 금속층(161) 및 상기 캐핑층(171)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 1, 도 3a 및 도 3b를 참조하여, 상기 제 1 반도체층(141), 상기 배리어층(151), 상기 금속층(161) 및 상기 캐핑층(171)이 패터닝되어 상기 기판(100) 상에 도전 라인들이 형성될 수 있다. 상기 패터닝 시, 상기 도전층(131)이 패터닝되어 비트라인 콘택 플러그(132)가 형성될 수 있다. 상기 도전 라인들은 반도체 소자의 비트라인들(BL)일 수 있다. 상기 비트라인들(BL)은 제 1 도전 패턴(142), 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 비트라인들(BL)은 상기 비트라인 콘택 플러그(132)를 통해 상기 제 1 불순물 영역(21)과 연결될 수 있다. 상기 비트라인들(BL)은 x 방향으로 연장될 수 있다.
도 1, 도 4a 및 도 4b를 참조하여, 상기 비트라인들(BL)이 형성된 결과물 상에 제 1 예비 스페이서(30)가 콘포멀(conformal)하게 형성될 수 있다. 상기 제 1 예비 스페이서(30)의 측면 상에 제 2 스페이서(41) 및 제 3 예비 스페이서(50)가 차례로 형성될 수 있다. 상기 제 2 스페이서(41)는 상기 제 1 스페이서(30)가 형성된 결과물 상에 절연막(미도시)을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 이방성 식각 공정의 결과, 상기 제 2 스페이서(41)의 상부가 제거되어 상기 제 1 예비 스페이서(30)를 노출할 수 있다. 상기 제 3 예비 스페이서(50)는 상기 제 2 스페이서(41)가 형성된 결과물 상에 실질적으로 콘포멀하게 형성될 수 있다.
상기 제 1 예비 스페이서(30)와 상기 제 3 예비 스페이서(50)는 상기 제 2 스페이서(41)와 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 및 제 3 예비 스페이서들(30, 50)은 실리콘 질화막을 포함할 수 있고, 상기 제 2 스페이서(41)는 실리콘 산화막을 포함할 수 있다.
도 1, 도 5a 및 도 5b를 참조하여, 상기 제 1 및 제 2 예비 스페이서들(30, 50)이 이방성 식각 공정에 의해 식각되어 상기 비트라인들(BL) 각각의 측벽 상으로 한정되는 제 1 및 제 3 스페이서들(31, 51)이 형성될 수 있다. 상기 식각에 의해 상기 비트라인들(BL) 사이의 상기 제 2 충전층(121)이 노출될 수 있다. 상기 제 1 및 제 3 예비 스페이서들(30, 50)의 상부가 함께 식각되어 상기 캐핑 패턴(172)의 상면이 노출될 수 있다.
도 1, 도 6a 및 도 6b를 참조하여, 상기 비트라인들(BL) 사이의 공간들을 채우는 절연막(미도시)을 형성하고 평탄화 공정을 수행하여 희생 충전 라인들(미도시)을 형성할 수 있다. 상기 절연막은 실리콘 산화막으로 형성될 수 있다. 상기 희생 충전 라인들이 패터닝되어 상기 비트라인들(BL) 사이에 제 2 리세스 영역들(RS2) 및 희생 충전 패턴들(61)이 형성될 수 있다. 상기 제 2 리세스 영역들(RS2)은 상기 워드라인들(WL)에 중첩되도록 상기 비트라인들(BL) 사이에서 형성될 수 있다. 상기 제 2 리세스 영역들(RS2)는 상기 제 2 충전층(121)을 노출시킬 수 있다. 이 후 상기 리세스 영역들(RS2)을 채우는 절연 펜스들(71)이 형성될 수 있다. 상기 절연 펜스들(71)에 의하여 상기 희생 충전 패턴들(61)은 서로 이격될 수 있다. 즉, 상기 희생 충전 패턴들(61)은 x 방향으로 인접한 한 쌍의 절연 펜스들(71) 사이에 배치될 수 있다. 상기 절연 펜스들(71)은 상기 워드라인들(WL)을 따라 y 방향으로 배열되고, 상기 비트라인들(BL) 사이에 제공될 수 있다. 상기 절연 펜스들(71)은 상기 희생 충전 패턴들(61)에 비해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 절연 펜스들(71)은 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다.
도 1, 도 7a 및 도 7b를 참조하여, 상기 절연 펜스들(71)이 형성된 결과물 상에 마스크 패턴을 형성하고 식각 공정을 수행하여 상기 희생 충전 패턴들(61)이 제거될 수 있다. 상기 식각에 의해 상기 희생 충전 패턴들(61) 아래의 상기 제 1 및 제 2 충전층들(111, 121)이 함께 식각되어 제 1 및 제 2 충전 패턴들(114, 124)이 형성될 수 있다. 그 결과, 상기 절연 펜스들(71), 상기 제 1 및 제 2 충전 패턴들(114, 124), 및 스페이서들(31, 41, 51)이 형성된 상기 비트라인들(BL)에 의해 정의되는 콘택홀들(CT)이 형성될 수 있다. 상기 콘택홀들(CT)은 상기 제 2 불순물 영역들(22)을 노출할 수 있다. 다음으로, 상기 콘택홀들(CT)을 채우는 폴리실리콘막(미도시)이 형성될 수 있다. 상기 폴리실리콘막에는 불순물이 도핑될 수 있다. 상기 폴리실리콘막은 화학적 기상 증착(CVD)이나 물리적 기상 증착(PVD)과 같은 증착 공정으로 형성될 수 있다. 상기 폴리실리콘막의 상부가 식각되어 반도체 패턴들(81)이 형성될 수 있다. 상기 반도체 패턴들(81)의 상면은 상기 제 2 도전 패턴들(162)의 상면보다 높을 수 있다.
도 1, 도 8a 및 도 8b를 참조하여, 상기 반도체 패턴들(81)이 형성된 결과물 상에 식각 공정이 수행되어 상기 제 2 및 제 3 스페이서들(41, 51)의 일부가 제거될 수 있다. 즉, 상기 반도체 패턴(81)의 상면과 상기 제 2 및 제 3 스페이서들(41, 51)의 상면이 실질적으로 공면(coplanar)을 이루도록 식각 공정이 수행될 수 있다. 그 결과, 상기 반도체 패턴(81)의 상면보다 높은 상기 제 1 스페이서(31)의 측면이 노출될 수 있다. 상기 식각 공정에 의해 상기 제 1 스페이서(31)의 일부 및 상기 절연 펜스들(71)의 일부가 제거될 수 있다.
도 1, 도 9a 및 도 9b를 참조하여, 상기 제 2 스페이서(41)가 선택적으로 제거되어 상기 제 1 및 제 3 스페이서들(31, 51) 사이에 에어 갭(AG)이 형성될 수 있다. 상기 에어 갭(AG)의 측면 및 하면은 상기 제 1 및 제 3 스페이서들(31, 51)에 의해 정의될 수 있다. 상기 제 2 스페이서(41)의 선택적 제거 공정은 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 습식 식각 공정의 에천트는 불산(HF)과 불화암모늄(NH4F)의 혼합액일 수 있다.
도 1, 도 10a 및 도 10b를 참조하여, 상기 에어 갭(AG)이 형성된 결과물 상에 상기 반도체 패턴(81)을 씨드층으로 하는 선택적 에피택셜 성장(selective epitaxial growth) 공정을 수행하여 상기 반도체 패턴(81), 상기 제 3 스페이서(51) 및 상기 에어 갭(AG)을 덮는 복수의 도전성 캐핑 패턴들(84)이 형성될 수 있다. 초기에는 상기 도전성 캐핑 패턴들(84) 각각은 상기 반도체 패턴(81) 상에서만 형성되나, 성장이 진행될수록 측방으로(laterally) 성장되어 상기 에어 갭(AG)을 덮을 수 있다. 그 결과, 상기 에어 갭(AG)의 상면은 상기 도전성 캐핑 패턴(84)에 의해 정의될 수 있다.
상기 도전성 캐핑 패턴(84)은 실질적으로 단결정인 실리콘일 수 있다. 본 명세서에서, 실질적으로 단결정(substantially single crystal)은 실질적으로 결정 입계(grain boundary)가 존재하지 않고 결정의 배향(orientation)이 동일한 상태를 의미한다. 실질적으로 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다.
상기 도전성 캐핑 패턴들(84)이 형성된 결과물 상에 절연막(미도시)을 콘포멀하게 형성하고 이방성 식각 공정을 수행하여 제 4 스페이서(57)가 형성될 수 있다. 상기 절연막은 실리콘 질화막을 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하여, 상기 제 4 스페이서(57)가 형성된 결과물 상에 금속막(미도시)이 콘포말하게 형성될 수 있다. 이 후 급속 열처리 공정을 수행하여 상기 금속막과 상기 반도체 패턴들(81)의 상부가 반응함으로써 금속 실리사이드 패턴들(83)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(83)로 변하지 않은 금속막은 제거될 수 있다. 상기 금속 실리사이드 패턴들(83)은 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중 적어도 하나를 포함할 수 있다.
상기 금속 실리사이드 패턴들(83)이 형성된 결과물 상에 금속 함유막(미도시)을 형성하고 상기 금속 함유막을 패터닝하여 금속 함유 패턴들(85)이 형성될 수 있다. 상기 금속 함유 패턴들(85)은 상기 콘택홀들(CT)의 외부로 연장되어 상기 비트라인들(BL)의 상부를 덮을 수 있다. 상기 금속 함유 패턴들(85)의 상면 중 일부는 상기 캐핑 패턴들(172)의 상면보다 낮을 수 있다. 상기 금속 함유 패턴들(85)은 텅스텐, 구리 또는 알루미늄으로 형성될 수 있다. 상기 금속 함유 패턴(85)의 형성에 의해 상기 반도체 패턴(81), 상기 금속 실리사이드 패턴(83) 및 상기 금속 함유 패턴(85)을 포함하는 복수의 콘택 플러그들(BC)이 형성될 수 있다.
상기 금속 함유 패턴들(85)이 형성된 결과물 상에 층간 절연막(87)이 형성될 수 있다. 상기 층간 절연막(87)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막(87) 상에 데이터 저장부들이 형성될 수 있다. 상기 데이터 저장부들은 상기 층간 절연막(87)을 관통하는 비아 플러그들(89)을 통하여 상기 금속 함유 패턴들(85)에 전기적으로 접속될 수 있다. 상기 비아 플러그들(89)은 상기 층간 절연막(87)을 패터닝하여 형성된 홀들(미도시)을 채우는 도전막(미도시)을 형성하고, 상기 층간 절연막(87)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 비아 플러그들(89)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자가 디램(DRAM) 소자인 경우, 상기 금속 함유 패턴들(85)과 연결되는 데이터 저장부들은 커패시터들(CAP)일 수 있다. 상기 커패시터들(CAP)은 하부 전극들(BE), 상부 전극(TE), 및 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이의 절연층(DE)을 포함할 수 있다. 일 예로, 상기 하부 전극들(BE)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(BE)의 형성 공정은 상기 비아 플러그들(89)이 형성된 결과물 상에 상기 비아 플러그들(89)을 노출하는 희생막(미도시)을 형성하고, 상기 희생막 상에 컨포멀하게 도전층(미도시)을 형성하는 것 및 상기 도전층 상에 매립막(미도시)을 형성하는 것을 포함할 수 있다. 상기 도전층은 식각 공정에 의하여 상기 비아 플러그들(89) 상에 분리된 하부 전극들(BE)이 되고, 상기 희생막 및 상기 매립막은 제거될 수 있다. 그 후, 상기 하부 전극들(BE) 상에 절연층(DE) 및 상부 전극(TE)이 차례로 형성될 수 있다. 상기 하부 전극들(BE) 및 상부 전극들(TE)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 상부 전극들(TE) 은 상기 하부 전극들(BE)과 동일한 도전 물질로 형성되거나 다른 도전 물질로 형성될 수 있다. 상기 절연층(DE)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 고유전물 및/또는 강유전체로 형성될 수 있다.
도 1, 도 11a 및 도 11b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다.
기판(100) 내에 소자 분리막들(101)이 형성되어 활성 영역들(AR1)이 정의될 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 활성 영역들(AR1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, x방향 및 y방향 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s방향)으로 연장될 수 있다.
상기 활성 영역들(AR1)의 상부에 제 1 및 제 2 불순물 영역들(21, 22)이 제공될 수 있다. 상기 불순물 영역들(21, 22)은 상기 기판(100)과 다른 도전형의 불순물 이온들로 도핑된 영역일 수 있다. 하나의 활성 영역(AR1)에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 트렌치들(31)에 의하여 분리될 수 있다.
상기 기판(100) 내에 매립된 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들은 워드라인들(WL)일 수 있다. 상기 워드라인들(WL)은 상기 트렌치들(102) 내에 제공되고, y 방향을 따라 연장될 수 있다. 상기 워드라인들(WL)은 상기 트렌치들(102) 내에 차례로 형성된 게이트 전극들(105) 및 게이트 캐핑 패턴들(107)을 포함할 수 있다.
상기 기판(100) 상에 x 방향으로 연장되는 도전 라인들이 제공될 수 있다. 상기 도전라인들은 차례로 형성된 제 1 도전 패턴(142), 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함하는 반도체 소자의 비트라인들(BL)을 포함할 수 있다. 상기 제 1 도전 패턴(142)은 폴리실리콘을 포함할 수 있다. 상기 배리어 패턴(151)은 금속 실리사이드층 및/또는 상기 금속 실리사이드층 상의 금속 질화물층을 포함할 수 있다. 일 예로, 상기 금속 실리사이드층은 WSi, TaSi, 또는 TiSi 중 적어도 하나를 포함할 수 있다. 상기 금속 질화물층은 WN, TaN, 또는 TiN 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전 패턴(162)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(172)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 비트라인들(BL)과 상기 제 1 불순물 영역들(21) 사이에 비트라인 콘택 플러그들(132)이 제공될 수 있다. 상기 비트라인 콘택 플러그들(132)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 금속(ex, 텅스텐, 티타늄, 탄탈륨) 및 금속 반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인 콘택 플러그들(132)은 상기 제 1 불순물 영역들(21)과 접속될 수 있다. 상기 비트라인 콘택 플러그들(132)의 하면은 상기 소자 분리막들(101)의 상면보다 낮을 수 있다.
상기 제 2 불순물 영역들(22) 사이의 소자 분리막들(101) 상에 차례로 제 1 충전 패턴들(114)과 제 2 충전 패턴들(124)이 제공될 수 있고, 상기 제 2 충전 패턴들(124) 상에 상기 비트라인들(BL)이 제공될 수 있다. 상기 비트라인들(BL)은 x 방향으로 연장될 수 있다. 상기 제 1 충전 패턴들(114)은 실리콘 산화막을 포함할 수 있고, 상기 제 2 충전 패턴들(124)은 실리콘 질화막을 포함할 수 있다.
상기 비트라인들(BL)의 측벽 상에 스페이서 구조체들이 제공될 수 있다. 상기 스페이서 구조체들은 상기 비트라인들(BL)의 측벽 상에 차례로 형성된 제 1 스페이서(31) 및 제 3 스페이서(51)를 포함할 수 있다. 상기 제 1 스페이서(31)와 상기 제 3 스페이서(51) 사이에 에어 갭(AG)이 제공될 수 있다. 상기 에어 갭(AG)은 고상 물질이 제공되지 않은 영역으로, 실질적으로 빈 공간일 수 있다. 상기 에어 갭(AG)의 측면 및 하면은 상기 제 1 및 제 3 스페이서들(31, 51)에 의하여 정의되고, 상기 에어 갭(AG)의 상면은 후술할 도전성 캐핑 패턴(84)에 의하여 정의될 수 있다. 실리콘 산화막 또는 실리콘 질화막보다 유전 상수가 낮은 상기 에어갭(AG)은 상기 비트라인들(BL)에 영향을 미치는 기생 커패시턴스를 최소화할 수 있다. 따라서 반도체 소자의 응답 시간을 단축할 수 있다.
상기 비트라인들(BL)의 사이에 상기 워드라인들(WL)과 중첩되는 절연 펜스들(71)이 제공될 수 있다. 상기 절연 펜스들(71)은 상기 워드라인들(WL)을 따라 y 방향으로 배치될 수 있다. 상기 절연 펜스들(71)과 상기 스페이서 구조체들이 형성된 비트라인들(BL) 사이에 상기 제 2 불순물 영역들(22)을 노출하는 콘택홀들(CT)이 정의될 수 있고, 상기 콘택홀들(CT)을 채우도록 형성된 콘택 플러그들(BC)이 제공될 수 있다.
상기 콘택 플러그들(BC) 각각은 반도체 패턴(81)을 포함할 수 있다. 상기 반도체 패턴(81)의 하면은 상기 제 2 불순물 영역(22) 및 상기 소자 분리막(101)과 오버랩되어 접촉할 수 있다. 상기 반도체 패턴(81)의 측면은 상기 제 3 스페이서(51) 및 상기 절연 펜스들(71)의 측면과 접할 수 있다. 상기 반도체 패턴(81)의 상면의 높이는 상기 에어 갭(AG)의 상면 및 상기 제 3 스페이서(51)의 상면의 높이와 동일하거나 낮을 수 있다. 상기 반도체 패턴(81)은 폴리실리콘막을 포함할 수 있다. 상기 폴리실리콘막에는 불순물이 도핑될 수 있다.
상기 반도체 패턴(81) 상에 도전성 캐핑 패턴(84)이 제공될 수 있다. 상기 도전성 캐핑 패턴(84)은 수평 방향으로 연장되어 상기 제 1 스페이서(31)의 측면과 접촉할 수 있고, 상기 에어 갭(AG) 상면 및 상기 제 3 스페이서(51)의 상면을 덮을 수 있다. 상기 도전성 캐핑 패턴(84)은 상기 에어 갭(AG)의 상면을 정의할 수 있다. 상기 도전성 캐핑 패턴(84)은 실질적으로 단결정인 실리콘일 수 있다. 본 명세서에서, 실질적으로 단결정(substantially single crystal)은 실질적으로 결정 입계(grain boundary)가 존재하지 않고 결정의 배향(orientation)이 동일한 상태를 의미한다. 실질적으로 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다.
상기 도전성 캐핑 패턴(84) 상에 상기 제 1 스페이서(31)의 상면을 덮는 제 4 스페이서(57)가 제공될 수 있다. 상기 제 4 스페이서(57)는 실리콘 질화막을 포함할 수 있다. 상기 도전성 캐핑 패턴(84) 상에 금속 실리사이드 패턴(83)이 제공될 수 있다. 상기 금속 실리사이드 패턴(83)의 측면은 상기 제 4 스페이서(57)의 측면과 접할 수 있다. 상기 금속 실리사이드 패턴(83)은 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중 적어도 하나를 포함할 수 있다.
상기 금속 실리사이드 패턴(83) 상에 상기 금속 함유 패턴(85)이 제공될 수 있다. 상기 금속 함유 패턴(85)은 상기 콘택홀(CT)의 외부로 연장되어 상기 비트라인(BL)의 상부를 덮을 수 있다. 상기 금속 함유 패턴(85)의 상면 중 일부는 상기 캐핑 패턴(172)의 상면보다 낮을 수 있다. 상기 금속 함유 패턴(85)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
상기 금속 함유 패턴들(85) 사이의 공간을 채우며 상기 금속 함유 패턴들(85)의 상면을 덮는 층간 절연막(87)이 제공될 수 있다. 상기 층간 절연막(87)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
데이터 저장부들이 층간 절연막(87) 상에 배치될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자가 디램(DRAM) 소자인 경우, 상기 데이터 저장부들은 커패시터들(CAP)일 수 있다. 상기 커패시터들(CAP)은 하부 전극들(BE), 상부 전극(TE), 및 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이의 절연층(DE)을 포함할 수 있다. 상기 커패시터들(CAP)은 층간 절연막(87)을 관통하는 비아 플러그들(89)을 통하여 상기 금속 함유 패턴들(85)에 전기적으로 접속될 수 있다. 상기 비아 플러그(89)는 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다. 따라서, 상기 커패시터들(CAP)은 금속 함유 패턴들(85)을 통하여 상기 제 2 불순물 영역들(22)에 전기적으로 접속될 수 있다. 즉, 상기 비트 라인들(BL) 및 상기 커패시터들(CAP)은 상기 제 1 및 제 2 불순물 영역들(21, 22)에 각각 전기적으로 접속될 수 있다. 상기 각 선택 요소 및 이에 연결된 커패시터들(CAP)은 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 기억 소자로 구현될 수 있다.
도 12a 내지 도 15a는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 도면들이다. 도 12b 내지 도 15b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 1, 도 12a 및 도 12b를 참조하여, 도 8a 및 도 8b의 결과물 상에서, 제 4 스페이서(53)가 형성될 수 있다. 상기 제 4 스페이서(53)는 노출된 제 1 스페이서(31)의 측면 상에 형성될 수 있다. 상기 제 4 스페이서(53)는 제 2 및 제 3 스페이서들(41, 51)의 일부가 제거된 결과물 상에 절연막을 콘포멀하게 형성하고 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 제 4 스페이서(53)의 하면은 상기 제 2 스페이서(41)의 상면과 접할 수 있다. 상기 제 4 스페이서(53)의 하면의 폭은 상기 제 2 스페이서(41)의 상면의 폭보다 좁을 수 있다. 따라서, 상기 제 2 스페이서(41)의 상면의 일부가 노출될 수 있다. 상기 제 4 스페이서(53)는 실리콘 질화막을 포함할 수 있다.
도 1, 도 13a 및 도 13b를 참조하여, 상기 제 2 스페이서(41)가 선택적으로 제거되어 상기 제 1 및 제 3 스페이서들(31, 51) 사이에 에어 갭(AG)이 형성될 수 있다. 상기 제 2 스페이서(41)의 선택적 제거 공정은 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 습식 식각 공정의 에천트는 불산(HF)과 불화암모늄(NH4F)의 혼합액일 수 있다. 상기 제 2 스페이서(42)의 노출된 상면을 통하여 상기 습식 식각 공정이 수행될 수 있다.
도 1, 도 14a 및 도 14b를 참조하여, 상기 제 1 및 제 4 스페이서들(31, 53) 상에 제 5 스페이서(55)가 형성될 수 있다. 상기 제 5 스페이서(55)는 상기 에어 갭(AG)이 형성된 결과물 상에 절연막을 형성하고 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 제 5 스페이서(55)는 실리콘 질화막을 포함할 수 있다. 상기 에어 갭(AG)의 상면은 상기 제 4 및 제 5 스페이서들(53, 55)에 의해 정의될 수 있다. 상기 에어 갭(AG)의 형성 전에 상기 제 4 스페이서(53)를 형성하여 상기 제 5 스페이서(55)가 상기 에어 갭(AG) 내로 연장되는 것을 최소화할 수 있다.
도 1, 도 15a 및 도 15b를 참조하여, 상기 제 5 스페이서(55)가 형성된 결과물 상에 금속막(미도시)이 콘포말하게 형성될 수 있다. 이 후 급속 열처리 공정을 수행하여 상기 금속막과 상기 반도체 패턴들(81)의 상부가 반응함으로써 금속 실리사이드 패턴들(83)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(83)로 변하지 않은 금속막은 제거될 수 있다. 이후 층간 절연막(87)에 의해 상호 간에 전기적으로 절연되는 상기 금속 함유 패턴들(85)이 형성되고, 상기 비아 플러그들(89)을 통해 상기 금속 함유 패턴들(85)과 전기적으로 접속되는 데이터 저장부들이 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자가 디램(DRAM) 소자인 경우, 상기 데이터 저장부들은 커패시터들(CAP)일 수 있다.
도 1, 도 15a 및 도 15b를 다시 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
비트라인들(BL)의 측벽 상에 스페이서 구조체들이 제공될 수 있다. 상기 스페이서 구조체들은 상기 비트라인들(BL)의 측벽 상에 차례로 형성된 제 1 스페이서(31) 및 제 3 스페이서(51)를 포함할 수 있다. 상기 제 1 스페이서(31)와 상기 제 3 스페이서(51) 사이에 에어 갭(AG)이 제공될 수 있다. 상기 에어 갭(AG)은 고상 물질이 제공되지 않은 영역으로, 실질적으로 빈 공간일 수 있다. 상기 제 1 스페이서(31)의 측벽 상에 상기 에어 갭(AG)의 상면을 덮는 제 4 및 제 5 스페이서들(53, 55)이 차례로 제공될 수 있다. 상기 제 4 스페이서(53)의 하면의 폭은 상기 에어 갭(AG)의 상면의 폭보다 좁을 수 있다. 상기 제 5 스페이서(55)는 상기 제 1, 제 3 및 제 4 스페이서들(31, 51, 53)의 상면과 상기 에어 갭(AG)의 상면을 덮을 수 있다. 상기 에어 갭(AG)의 측면 및 하면은 상기 제 1 및 제 3 스페이서들(31, 51)에 의하여 정의되고, 상면은 제 4 및 제 5 스페이서들(53, 55)에 의하여 정의될 수 있다.
콘택 플러그들(BC) 각각은 제 2 불순물 영역(22) 상에 차례로 제공되는 반도체 패턴(81), 금속 실리사이드 패턴(83) 및 금속 함유 패턴(85)을 포함할 수 있다. 상기 반도체 패턴(81)의 하면은 상기 제 2 불순물 영역(22) 및 상기 소자 분리막(101)과 오버랩되어 접촉할 수 있다. 상기 반도체 패턴(81)의 측면은 상기 제 3 스페이서(51)의 측면 및 상기 절연 펜스들(71)의 측면과 접할 수 있다. 상기 반도체 패턴(81)의 상면의 높이는 상기 제 3 스페이서(51)의 상면의 높이와 동일하거나 낮을 수 있다. 상기 금속 실리사이드 패턴(83)의 상면은 상기 에어 갭(AG)의 상면보다 높을 수 있다. 상기 금속 실리사이드 패턴(83)은 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중 적어도 하나를 포함할 수 있다.
상기 금속 함유 패턴(85)은 콘택홀(CT) 외부로 연장되어 상기 비트라인(BL)의 상부를 덮을 수 있다. 상기 금속 함유 패턴(85)의 상면 중 일부는 상기 캐핑 패턴(172)의 상면보다 낮을 수 있다. 상기 금속 함유 패턴(85)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
도 16a 내지 도 22a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A’선에 따른 도면들이다. 도 16b 내지 도 22b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 1의 B-B’선에 따른 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 1, 도 16a 및 도 16b를 참조하여, 도 3a 및 도 3b의 결과물 상에 제 1 예비 스페이서(30)가 콘포멀하게 형성될 수 있다. 상기 제 1 예비 스페이서(30)의 측면 및 바닥면 상에 제 2 예비 스페이서(40)가 형성될 수 있다. 상기 제 2 예비 스페이서(40)는 상기 제 1 예비 스페이서(30)가 형성된 결과물 상에 절연막(미도시)을 형성한 후, 건식 및/또는 습식 식각 공정을 수행하여 형성될 수 있다. 상기 식각 공정의 결과, 상기 제 2 예비 스페이서(40)는 상부가 제거되어 상기 제 1 예비 스페이서(30)를 노출할 수 있다. 상기 제 1 예비 스페이서(30)는 상기 제 2 예비 스페이서(40)와 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 예비 스페이서(30)는 실리콘 질화막을 포함할 수 있고, 상기 제 2 예비 스페이서(40)는 실리콘 산화막을 포함할 수 있다.
도 1, 도 17a 및 도 17b를 참조하여, 상기 제 2 예비 스페이서(40)가 형성된 결과물 상에 절연막을 콘포멀하게 형성한 후 이방성 식각 공정을 수행하여 제 1 내지 제 3 스페이서들(32, 42, 52)이 형성될 수 있다. 상기 제 2 스페이서(42)의 일단은 상기 제 1 및 제 3 스페이서들(32, 52) 사이로 연장되어 상기 비트라인들(BL) 사이의 공간으로 노출될 수 있다. 상기 식각에 의해 캐핑 패턴들(172)의 상면, 및 상기 비트라인들(BL) 사이의 제 2 충전층(121)의 상면이 노출될 수 있다. 상기 제 3 스페이서(52)는 실리콘 질화막을 포함할 수 있다.
도 1, 도 18a 및 도 18b를 참조하여, 상기 비트라인들(BL) 사이의 공간들을 채우는 절연막(미도시)을 형성하고 평탄화 공정을 수행하여 희생 충전 라인들(미도시)을 형성할 수 있다. 상기 절연막은 실리콘 산화막으로 형성될 수 있다. 상기 희생 충전 라인들이 패터닝되어 상기 비트라인들(BL) 사이에 제 2 리세스 영역들(RS2) 및 희생 충전 패턴들(62)이 형성될 수 있다. 상기 제 2 리세스 영역들(RS2)는 상기 제 2 충전층(121)을 노출시킬 수 있다. 상기 리세스 영역들(RS2)은 상기 워드라인들(WL)에 중첩되도록 상기 비트라인들(BL) 사이에 형성될 수 있다. 이 후 상기 리세스 영역들(RS2)을 채우는 절연 펜스들(72)이 형성될 수 있다. 상기 절연 펜스들(72)에 의하여 상기 희생 충전 패턴들(62)은 서로 이격될 수 있다. 즉, 상기 희생 충전 패턴들(62)은 x 방향으로 인접한 한 쌍의 절연 펜스들(72) 사이에 배치될 수 있다. 상기 절연 펜스들(72)은 상기 워드라인들(WL)을 따라 y 방향으로 배열되고, 상기 비트라인들(BL) 사이에 제공될 수 있다. 상기 절연 펜스들(72)은 상기 희생 충전 패턴들(62)에 비해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 절연 펜스들(72)은 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다.
도 1, 도 19a 및 도 19b를 참조하여, 상기 절연 펜스들(72)이 형성된 결과물 상에 마스크 패턴을 형성하고 식각 공정을 수행하여 상기 희생 충전 패턴들(62)이 제거될 수 있다. 상기 식각에 의해 상기 제 1 및 제 3 스페이서들(32, 52) 사이로 연장되는 상기 제 2 스페이서(42)의 측면이 상기 비트라인들(BL) 사이의 공간으로 노출될 수 있고, 상기 비트라인들(BL) 사이의 상기 제 2 충전층(121)의 상면이 노출될 수 있다. 상기 희생 충전 패턴들(62)의 제거와 동시에 상기 제 2 스페이서(42)의 노출된 측면을 통하여 습식 식각 공정이 수행될 수 있다. 그 결과, 상기 제 2 스페이서(42)의 일부가 선택적으로 제거됨으로써 에어 갭(AG)이 형성될 수 있다. 일 예로, 상기 습식 식각 공정의 에천트는 불산(HF)과 불화암모늄(NH4F)의 혼합액일 수 있다. 상기 에어 갭(AG)의 상면은 상기 식각에 의해 제거되고 남은 상기 제 2 스페이서(42)에 의해 정의될 수 있다.
도 1, 도 20a 및 도 20b를 참조하여, 상기 노출된 제 2 충전층(121) 및 그 하부의 상기 제 1 충전층(111)이 연속적으로 식각되어 상기 제 2 불순물 영역들(22) 및 상기 소자 분리막들(101)이 노출될 수 있다. 그 결과, 제 1 및 제 2 충전 패턴들(114, 124)들이 형성될 수 있다.
도 1, 도 21a 및 도 21b를 참조하여, 상기 제 2 불순물 영역들(22) 및 상기 소자 분리막들(101)이 노출된 결과물 상에 상기 제 2 불순물 영역들(22)을 씨드층으로 하는 선택적 에피택셜 성장(selective epitaxial growth) 공정을 수행하여 상기 제 2 불순물 영역들(22) 및 소자 분리막들(101)을 덮는 제 2 도전성 캐핑 패턴들(94)이 형성될 수 있다. 초기에는 상기 제 2 도전성 캐핑 패턴들(94) 각각은 상기 제 2 불순물 영역들(22) 상에서만 형성되나, 성장이 진행될수록 측방으로(laterally) 성장되어 상기 소자 분리막들(101)을 덮을 수 있다. 상기 제 2 도전성 캐핑 패턴들(94)은 상기 에어 갭(AG)의 노출된 측면을 덮을 수 있는 높이까지 형성될 수 있다.
도 1, 도 22a 및 도 22b를 참조하여, 상기 제 2 도전성 캐핑 패턴들(94) 상에 반도체 패턴들(91), 금속 실리사이드 패턴들(93) 및 금속 함유 패턴들(95)이 순차적으로 형성될 수 있다. 이후 층간 절연층(97) 및 비아 플러그들(99)이 형성되고, 상기 비아 플러그들(99)을 통해 상기 금속 함유 패턴들(95)과 전기적으로 접속되는 데이터 저장부들이 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자가 디램(DRAM) 소자인 경우, 상기 데이터 저장부들은 커패시터들(CAP)일 수 있다. 상기 반도체 패턴들(91), 상기 금속 실리사이드 패턴들(93), 상기 금속 함유 패턴들(95), 상기 층간 절연막(97), 상기 비아 플러그들(99) 및 상기 캐패시터들(CAP) 각각은 도 11a 및 도 11b의 반도체 패턴들(81), 상기 금속 실리사이드 패턴들(83), 금속 함유 패턴들(85), 층간 절연막(87), 비아 플러그들(89) 및 캐패시터들(CAP)과 동일 물질 및 동일 방법으로 형성될 수 있다.
도 1, 도 22a 및 도 22b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자가 설명된다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
비트라인들(BL) 각각의 측벽 상에 차례로 제 1 스페이서(32)와 제 3 스페이서(52)가 제공된다. 상기 제 1 및 제 3 스페이서들(32, 52)은 실리콘 질화막을 포함할 수 있다. 상기 제 1 및 제 3 스페이서들(32, 52) 사이에 제 2 스페이서(42)와 에어 갭(AG)이 제공될 수 있다. 상기 제 2 스페이서(42)와 상기 에어 갭(AG)은 상기 제 1 스페이서(32)의 측면을 따라 연장될 수 있다. 상기 에어 갭(AG)의 상면은 상기 제 2 스페이서(42)에 의해 정의될 수 있고, 하면은 상기 제 1 스페이서(32)에 의해 정의될 수 있다. 상기 에어 갭(AG)의 일단은 상기 제 1 및 제 3 스페이서(32, 52) 사이로 연장되어 후술할 도전성 캐핑 패턴(94)의 측면을 노출할 수 있다. 상기 제 2 스페이서(42)는 실리콘 산화막을 포함할 수 있다.
콘택 플러그들(BC) 각각은 콘택홀(CT)을 채우도록 차례로 제공되는 도전성 캐핑 패턴(94), 반도체 패턴(91), 금속 실리사이드 패턴(93) 및 금속 함유 패턴(95)을 포함할 수 있다. 상기 도전성 캐핑 패턴(94)의 하면은 상기 제 2 불순물 영역(22)과 상기 소자 분리막(101)과 오버랩되어 접촉될 수 있다. 상기 도전성 캐핑 패턴(94)은 상기 제 1 및 제 3 스페이서들(32, 52) 사이로 연장되어 콘택홀(CT)에 노출되는 상기 에어 갭(AG)의 측면을 덮을 수 있는 높이까지 연장될 수 있다. 상기 도전성 캐핑 패턴(94), 상기 반도체 패턴(91), 상기 금속 실리사이드 패턴(93) 및 상기 금속 함유 패턴(95) 각각은 도 11a 및 도 11b의 도전성 캐핑 패턴(84), 반도체 패턴(81), 금속 실리사이드 패턴(83) 및 금속 함유 패턴(85)과 동일한 물질을 포함할 수 있다.
상기 금속 함유 패턴(95)은 상기 콘택홀(CT)의 외부로 연장되어 상기 비트라인(BL)의 일부를 덮을 수 있다. 상기 금속 함유 패턴(95)의 상면 중 일부는 상기 캐핑 패턴(172)의 상면보다 낮을 수 있다.
상기 금속 함유 패턴들(95) 사이의 공간을 채우며 상기 금속 함유 패턴들(95)의 상면을 덮는 층간 절연막(97)이 제공될 수 있다. 상기 층간 절연막(97)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
데이터 저장부들이 층간 절연막(97) 상에 배치될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자가 디램(DRAM) 소자인 경우, 상기 데이터 저장부들은 커패시터들(CAP)일 수 있다. 상기 커패시터들(CAP)은 하부 전극들(BE), 상부 전극(TE), 및 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이의 절연층(DE)을 포함할 수 있다. 상기 커패시터들(CAP)은 층간 절연막(97)을 관통하는 비아 플러그들(99)을 통하여 상기 금속 함유 패턴들(95)에 전기적으로 접속될 수 있다. 상기 비아 플러그들(99)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다. 따라서, 상기 커패시터들(CAP)은 상기 금속 함유 패턴들(95)을 통하여 상기 제 2 불순물 영역들(22)에 전기적으로 접속될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법은 콘택 플러그(BC) 내의 금속 실리사이드 패턴(83, 93)을 형성하기 전에 에어 갭(AG)을 먼저 형성함으로써, 에어 갭(AG) 형성을 위한 습식 식각 공정 시 식각액에 의해 상기 금속 실리사이드 패턴(83, 93)이 손상되는 것을 방지할 수 있다. 이로써 콘택 플러그(BC) 내에 저항 불량이 발생하지 않으므로 반도체 소자의 신뢰도를 향상시킬 수 있다.
또한, 상기 금속 실리사이드 패턴(83, 93)이 손상되는 것을 고려할 필요가 없어 상기 콘택 플러그(BC)와 접하는 제 3 스페이서(51, 52)의 두께를 증가시킬 필요가 없다. 따라서, 제 1 및 제 3 스페이서들(31,32,51,52) 사이에 형성되는 상기 에어 갭(AG)의 영역이 상대적으로 증가되어 상기 콘택 플러그(BC)와 상기 비트라인들(BL) 사이의 기생 정전용량을 감소시켜 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 23을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 24를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상의 게이트 구조체;
상기 게이트 구조체의 양측의 상기 기판에 배치된 제 1 불순물 영역 및 제 2 불순물 영역;
상기 게이트 구조체와 교차하고 상기 제 1 불순물 영역과 연결되는 도전라인;
상기 제 2 불순물 영역과 접속하는 콘택 플러그;
상기 도전 라인의 측벽 상에 차례로 제공되는 제 1 및 제 2 스페이서들; 및
상기 제 1 페이서와 상기 제 2 스페이서 사이의 에어 갭을 포함하고,
상기 콘택 플러그는 도전성 캐핑 패턴을 포함하고,
상기 에어 갭의 일면은 상기 도전성 캐핑 패턴에 의해 정의되는 반도체 소자. - 제 1 항에 있어서,
상기 에어 갭의 하면은 상기 제 1 스페이서에 의해 정의되는 반도체 소자. - 제 1 항에 있어서,
상기 도전성 캐핑 패턴은 단결정 실리콘을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 콘택 플러그는 상기 제 2 불순물 영역 상에 차례로 제공되는 반도체 패턴, 금속 실리사이드 패턴 및 금속 함유 패턴을 더 포함하고,
상기 도전성 캐핑 패턴은 상기 반도체 패턴과 상기 금속 실리사이드 패턴 사이에 제공되고,
상기 도전성 캐핑 패턴의 측면은 수평으로 연장되어 상기 제 1 스페이서의 측면과 접하고,
상기 에어 갭의 상면은 상기 도전성 캐핑 패턴에 의해 정의되는 반도체 소자. - 제 1 항에 있어서,
상기 콘택 플러그는 상기 도전성 캐핑 패턴 상에 차례로 제공되는 반도체 패턴, 금속 실리사이드 패턴 및 금속 함유 패턴을 더 포함하고,
상기 도전성 캐핑 패턴의 하면은 상기 제 2 불순물 영역과 접하고,
상기 에어 갭은 상기 도전성 캐핑 패턴의 측면을 노출하는 반도체 소자. - 제 5 항에 있어서,
상기 제 1 스페이서와 상기 제 2 스페이서 사이에 제공되는 제 3 스페이서를 더 포함하고,
상기 에어 갭의 상면은 상기 제 3 스페이서에 의해 정의되는 반도체 소자. - 기판 상의 게이트 구조체;
상기 게이트 구조체의 양측의 상기 기판에 배치된 제 1 불순물 영역 및 제 2 불순물 영역;
상기 게이트 구조체와 교차하고 상기 제 1 불순물 영역과 연결되는 도전라인;
상기 제 2 불순물 영역과 접속하는 콘택 플러그; 및
상기 도전 라인의 측벽 상에 제공되는 스페이서 구조체를 포함하고,
상기 콘택 플러그는 금속 실리사이드 패턴을 포함하고,
상기 스페이서 구조체는 에어 갭을 포함하고,
상기 금속 실리사이드 패턴의 상면은 상기 에어 갭의 상면보다 높은 반도체 소자. - 제 7 항에 있어서,
상기 스페이서 구조체는 제 1 및 제 2 스페이서들을 더 포함하고,
상기 에어 갭은 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 제공되고,
상기 콘택 플러그는 상기 제 2 불순물 영역 상에 차례로 제공되는 반도체 패턴과 금속 함유 패턴을 더 포함하고,
상기 금속 실리사이드 패턴은 상기 반도체 패턴과 상기 금속 함유 패턴 사이에 제공되고,
상기 에어 갭의 상면 및 상기 제 2 스페이서의 상면은 상기 반도체 패턴의 상면과 공면(coplanar)을 이루는 반도체 소자. - 기판 상에 도전 라인들을 형성하는 것;
상기 도전 라인들의 측벽 상에 차례로 제 1 및 제 2 스페이서들을 형성하는 것;
상기 제 1 스페이서와 상기 제 2 스페이서 사이에 에어 갭을 형성하는 것; 및
상기 도전 라인들 사이에 금속 실리사이드 패턴을 포함하는 콘택 플러그를 형성하는 것을 포함하되,
상기 금속 실리사이드 패턴은 상기 에어 갭이 형성된 이후에 형성되는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 콘택 플러그를 형성하는 것은 도전성 캐핑 패턴을 형성하는 것을 더 포함하고,
상기 도전성 캐핑 패턴은 선택적 에피택시얼 성장(selective epitaxial growth) 공정에 의해 형성되고,
상기 도전성 캐핑 패턴은 상기 에어 갭에 의해 노출되는 반도체 소자의 제조 방법.
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|---|---|---|---|
| KR20130125473A KR20150045782A (ko) | 2013-10-21 | 2013-10-21 | 반도체 소자 및 그 제조 방법 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190024251A (ko) * | 2017-08-31 | 2019-03-08 | 삼성전자주식회사 | 반도체 소자 |
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| CN112447673A (zh) * | 2019-09-05 | 2021-03-05 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
| US11183500B2 (en) | 2019-07-29 | 2021-11-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
-
2013
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