KR20150039361A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150039361A
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 실린더 형상인 스토리지 전극(storage electrode); 상기 스토리지 전극 상에 형성된 유전막; 및 상기 유전막 상에 형성된 플레이트 전극(plate electrode)을 포함하고, 상기 플레이트 전극은 순차적으로 적층된 제1 반도체 화합물층 및 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 다른 결정성을 갖을 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
커패시터의 용량을 증가시키기 위해, 여러가지 다양한 연구가 이루어지고 있다. 예를 들어, 커패시터의 스토리지 전극의 종횡비를 증가시킬 수 있다. 예를 들어, 스토리지 전극의 형상은 실린더 형태의 3차원 구조를 채택할 수 있다. 또한, 커패시터의 유전막으로 고유전율막을 사용할 수 있다.
그런데, 커패시터를 형성한 후공정에서, 수소 이온 등의 불순물이 유전막으로 침투할 수 있다. 이러한 경우 유전막의 특성이 열화되고, 예를 들어, 커패시터를 채택한 DRAM소자에 에러가 발생할 수 있다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 커패시터를 채용한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 커패시터를 채용한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 실린더 형상인 스토리지 전극(storage electrode); 상기 스토리지 전극 상에 형성된 유전막; 및 상기 유전막 상에 형성된 플레이트 전극(plate electrode)을 포함하고, 상기 플레이트 전극은 순차적으로 적층된 제1 반도체 화합물층 및 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 다른 결정성을 갖을 수 있다.
상기 제1 반도체 화합물층의 결정성은, 상기 제2 반도체 화합물층의 결정성보다 낮을 수 있다.
상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 동일한 다수의 반도체 원소를 포함하되, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 조성비가 다를 수 있다.
상기 제1 반도체 화합물층 및 제2 반도체 화합물층은 SiGe을 포함하되, 상기 제1 반도체 화합물층의 Si농도는 상기 제2 반도체 화합물층의 Si 농도와 다를 수 있다.
상기 제1 반도체 화합물층의 Si농도는, 상기 제2 반도체 화합물층의 Si 농도보다 높을 수 있다.
상기 플레이트 전극은 상기 유전막과 직접 접촉하는 금속막을 더 포함할 수 있다. 상기 금속막은 TiN을 포함한다.
상기 스토리지 전극의 일측벽에는 리세스가 형성되고, 타측벽에는 리세스가 비형성될 수 있다.
상기 제2 반도체 화합물층은 상기 리세스 내에 형성될 수 있다.
상기 일측벽 상에는, 금속막과, 상기 금속막과 직접 접촉하는 제1 반도체 화합물층과, 상기 제1 반도체 화합물층과 직접 접촉하는 제2 화합물이 형성되고, 상기 타측벽 상에는, 상기 금속막과, 상기 금속막과 직접 접촉하는 제2 반도체 화합물층이 형성될 수 있다. 상기 제2 부분에 형성된 지지 패턴(supporter)를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 서로 인접하고, 실린더 형상의 제1 스토리지 전극과 제2 스토리지 전극; 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 형성된 지지 패턴; 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 상에 형성된 유전막; 상기 제1 스토리지 전극의 측벽의 일부에 형성된 리세스; 및 상기 유전막 상에 형성된 플레이트 전극을 포함하되, 상기 플레이트 전극은 상기 리세스 내에 형성된 제1 반도체 화합물층과, 상기 제1 반도체 화합물층 상에 형성된 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 조성이 다를 수 있다.
상기 제1 반도체 화합물층 및 제2 반도체 화합물층은 SiGe을 포함하되, 상기 제1 반도체 화합물층의 Si농도는, 상기 제2 반도체 화합물층의 Si 농도보다 높을 수 있다.
상기 제1 반도체 화합물층의 결정성은, 상기 제2 반도체 화합물층의 결정성보다 낮을 수 있다.
상기 지지 패턴은 상기 제1 스토리지 전극과 상기 제2 스토리지 전극에 직접 접촉할 수 있다.
상기 유전막은 상기 제1 스토리지 전극의 상면과 측벽, 상기 지지 패턴의 상면, 상기 제2 스토리지 전극의 측벽 및 상면을 따라서 컨포말하게(conformally) 형성될 수 있다.
상기 플레이트 전극은 금속막을 더 포함하고, 상기 금속막은 상기 유전막 상에 접촉하여 형성되고, 상기 제1 스토리지 전극의 측벽과 상기 제2 스토리지 전극의 측벽 사이의 공간을 채우도록 형성될 수 있다.
상기 제2 스토리지 전극의 상면에 형성된 유전막의 두께는, 상기 제2 스토리지 전극의 측벽에 형성된 유전막의 두께보다 두꺼울 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역 내에 형성된 다수의 제1 스토리지 전극으로서, 각각의 제1 스토리지 전극의 측벽 일부는 리세스된 다수의 제1 스토리지 전극; 상기 제1 영역과 인접한 제2 영역 내에 형성된 다수의 제2 스토리지 전극; 상기 제2 영역 내의 상기 다수의 제2 스토리지 전극 사이에 형성된 지지 패턴; 상기 다수의 제1 스토리지 전극 및 상기 다수의 제2 스토리지 전극 상에 형성된 유전막; 및 상기 유전막 상에 형성된 플레이트 전극을 포함하고, 상기 플레이트 전극은 순차적으로 적층된 제1 반도체 화합물층 및 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 다른 결정성을 가질 수 있다.
상기 제1 반도체 화합물층은 상기 제1 영역 내에 형성된 리세스된 공간 내에 형성될 수 있다.
상기 제1 반도체 화합물층은 상기 제1 영역 내의 상기 다수의 제1 스토리지 전극 사이에는 비형성될 수 있다.
상기 제1 반도체 화합물층의 결정성은, 상기 제2 반도체 화합물층의 결정성보다 낮을 수 있다.
상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 동일한 다수의 반도체 원소를 포함하되, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 조성비가 다를 수 있다.
상기 제1 반도체 화합물층 및 상기 제2 반도체 화합물층은 SiGe을 포함하되, 상기 제1 반도체 화합물층의 Si농도는 상기 제2 반도체 화합물층의 Si 농도와 다를 수 있다.
상기 제1 반도체 화합물층의 Si농도는, 상기 제2 반도체 화합물층의 Si 농도보다 높다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 실린더 형상의 제1 스토리지 전극 및 제2 스토리지 전극과, 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 지지 패턴을 형성하고, 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이의 지지 패턴을 제거하면서, 상기 제1 스토리지 전극의 측벽 일부와, 상기 제2 스토리지 전극의 측벽 일부를 제거하여 리세스를 형성하고, 상기 제1 스토리지 전극 및 상기 제2 스토리지 전극 상에 유전막을 형성하고, 상기 유전막 상에 플레이트 전극을 형성하되, 상기 플레이트 전극을 형성하는 것은, 상기 리세스 내에 제1 반도체 화합물층을 형성하는 것과, 상기 제1 반도체 화합물층 상에 상기 제1 반도체 화합물층과 다른 조성의 제2 반도체 화합물층을 형성하는 것을 포함한다.
상기 제1 반도체 화합물층 및 제2 반도체 화합물층은 SiGe을 포함하되, 상기 제1 반도체 화합물층의 Si농도는, 상기 제2 반도체 화합물층의 Si 농도보다 높을 수 있다.
상기 제1 반도체 화합물층의 결정성은, 상기 제2 반도체 화합물층의 결정성보다 낮을 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A ­ A를 따라서 절단한 단면도이다.
도 3은 도 1의 B ­ B를 따라서 절단한 단면도이다.
도 4는 도 2의 C를 확대한 도면이다.
도 5는 도 1의 예시적인 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A­A를 따라서 절단한 단면도이고, 도 3은 도 1의 B­B를 따라서 절단한 단면도이다. 도 4는 도 2의 일부를 확대한 도면이다. 도 5는 1의 예시적인 사시도이다. 도 5에서는 설명의 편의상 플레이트 전극을 도시하지 않는다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 기판(100), 층간 절연막(110), 콘택 플러그(115), 스토리지 전극(1551, 1552), 유전막(160), 플레이트 전극(170, 181, 182), 지지 패턴(130) 등을 포함할 수 있다.
기판(100)상에 층간 절연막(110)이 배치될 수 있다. 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는, 기판(100)은 III-V족 기판일 수도 있다. 층간 절연막(110)은 유전 물질을 포함할 수 있다. 예를 들어, 층간 절연막(110)은 산화물, 질화물 및/또는 산화 질화물 중에서 적어도 하나를 포함할 수 있다.
기판(100) 상에 층간 절연막(110)을 관통하는 다수의 콘택 플러그(115)이 배치될 수 있다. 콘택 플러그(115)는 반도체 물질(예를 들어, 다결정 실리콘), 금속반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도면에는 도시하지 않았으나, 기판(100) 상에는 서로 교차하는 다수의 워드라인 및 비트라인 등이 배치될 수 있다.
층간 절연막(110) 및 다수의 콘택 플러그(115) 상에 다수의 스토리지 전극(1551, 1552)가 배치될 수 있다. 다수의 스토리지 전극(1551, 1552)는 대응되는 콘택 플러그(115)와 전기적으로 접속될 수 있다.
스토리지 전극(1551, 1552)는 실린더 형상일 수 있다. 예를 들어, 스토리지 전극(1551, 1552)는 기판(100)에 평행하게 연장되는 바닥과, 바닥의 가장자리로부터 위로 연장되는 측벽을 포함할 수 있다. 스토리지 전극(1551, 1552)가 실린더 형태인 경우, 스토리지 전극(1551, 1552)의 바닥의 하부면이 상기 콘택 플러그(115)의 상부면과 접촉될 수 있다.
스토리지 전극(1551, 1552)는 도전 물질을 포함할 수 있다. 스토리지 전극(1551, 1552)는 도핑된 반도체, 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
여기서, 다수의 스토리지 전극(1551, 1552)는 서로 다른 형상의 제1 스토리지 전극(1551), 제2 스토리지 전극(1552)를 포함할 수 있다.
특히, 제1 스토리지 전극(1551)는 일측벽(1551a)의 상부 일부가 리세스(159)될 수 있다. 따라서, 도 4의 단면도에 도시된 것처럼, 제1 스토리지 전극(1551)의 일측벽(1551a)은 높이는 H1이고, 타측벽(1551b)의 높이는 H1보다 높은 H2일 수 있다. 일측벽(1551a)고 타측벽(1551b)은 바닥(1551c)을 통해서 서로 연결될 수 있다.
제2 스토리지 전극(1552)는 제1 스토리지 전극(1551)와 달리, 리세스가 형성되지 않은 실린더 형태일 수 있다.
한편, 도 1에 도시된 것처럼, 레이아웃의 사이즈를 최소화하기 위해서, 스토리지 전극(1551, 1552)가 지그재그 형태로 배치될 수 있다. 예를 들어, 도 1에서 위에 첫번째 라인에 배치된 제2 스토리지 전극(1552)이 제1 방향(X)으로 나란히 배치되고, 위에서 두번째 라인에 배치된 제1 스토리지 전극(1551)이 제1 방향(X)으로 나란히 배치된다. 첫번째 라인에 배치된 제2 스토리지 전극(1552)과 두번째 라인에 배치된 제1 스토리지 전극(1551)이 제2 방향(Y)으로 나란하게 배치되지 않는다. 즉, 두번째 라인에 배치된 제1 스토리지 전극(1551)은, 첫번째 라인에 배치된 제2 스토리지 전극(1552)을 기준으로 사선방향에 배치될 수 있다.
또한, 도 1에 도시된 것처럼, 기판(100)은 제1 영역(I)과 제2 영역(II)이 정의될 수 있다. 제1 영역(I) 내에 다수의 제1 스토리지 전극(1551)이 배치되고, 제2 영역(II) 내에 다수의 제2 스토리지 전극(1552)이 배치될 수 있다.
한편, 도 1 내지 도 5를 참조하면, 다수의 스토리지 전극(1551, 1552) 사이에는 지지 패턴(130)이 형성될 수 있다.
지지 패턴(130)은 인접한 다수의 스토리지 전극(1551, 1552)의 측벽에 접촉하도록 형성할 수 있다. 지지 패턴(130)이 다수의 스토리지 전극(1551, 1552)에 접촉함으로써, 다수의 스토리지 전극(1551, 1552)이 무너지지 않고 서 있을 수 있다.
이러한 지지 패턴(130)은 예를 들어, 실리콘 질화막일 수 있으나, 이에 한정되지 않는다. 또한, 도면에서는 지지 패턴(130)이 1개층인 경우를 도시하였으나, 이에 한정되지 않고 다수개의 층으로 이루어질 수도 있다.
또한, 도 1 및 도 2를 참조하면, 지지 패턴(130)은 제2 영역(II) 내의 다수의 제2 스토리지 전극(1552) 사이에 형성된다. 또한, 지지 패턴(130)은 제2 영역(II) 내의 제2 스토리지 전극(1552)과, 제1 영역(I) 내의 제1 스토리지 전극(1551) 사이에 형성된다. 반면, 지지 패턴(130)은 제1 영역(I) 내의 제1 스토리지 전극(1551) 사이에는 일부 제거된다. 후술하겠으나, 제1 영역(I) 내의 일부(도 1의 D)를 노출하는 마스크 패턴(도 13의 157 참조)을 이용하여, 지지 패턴(130)을 일부 제거할 수 있다. 후술하겠으나, 이와 같이, 지지 패턴(130)을 일부 제거함으로써, 인접한 스토리지 전극(1551, 1552) 사이에 유전막(160) 및 플레이트 전극(170, 181, 182)이 형성될 수 있다(도 17 및 도 18 참조). 후술하겠으나, 제1 스토리지 전극(1551)에 리세스(159)가 형성되는 것은, 지지 패턴(130)의 일부를 제거하면서, 동시에 제1 스토리지 전극(1551)의 일부가 제거되기 때문이다(도 13 및 도 14 참조).
스토리지 전극(1551, 1552) 상에 유전막(160)이 형성된다. 구체적으로, 유전막(160)은 제1 스토리지 전극(1551)의 상면과 측벽, 지지 패턴(130)의 상면, 제2 스토리지 전극(1552)의 측벽 및 상면을 따라서 컨포말하게(conformally) 형성된다. 또한, 유전막(160)은 제1 스토리지 전극(1551)의 측벽, 지지 패턴(130)의 하면, 제2 스토리지 전극(1552)의 측벽을 따라서 컨포말하게 형성될 수 있다. 즉, 지지 패턴(130)에 의해서 가려진 스토리지 전극(1551, 1552)의 측벽 일부에는, 유전막(160)이 형성되지 않을 수 있다. 이러한 유전막(160)은 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 산질화물(예를 들어, 실리콘 산질화물) 또는 고유전율막일 수 있다. 고유전율막은 예를 들어, ZrO2, Ta2O5, BST, PZT 등일 수 있으나, 이에 한정되지 않는다.
특히, 도 4에 도시된 것과 같이, 제1 스토리지 전극(1551)의 상면에 형성된 유전막(160)의 두께(t2)는, 제1 스토리지 전극(1551)의 측벽에 형성된 유전막(160)의 두께(t1)보다 두꺼울 수 있다. 유사하게, 제2 스토리지 전극(1552)의 상면에 형성된 유전막(160)의 두께는, 제2 스토리지 전극(1552)의 측벽에 형성된 유전막(160)의 두께보다 두꺼울 수 있다.
유전막(160) 상에 플레이트 전극(170, 181, 182)이 형성된다. 플레이트 전극(170, 181, 182)은 순차적으로 적층된 금속막(170), 제1 반도체 화합물층(181), 제2 반도체 화합물층(182)을 포함한다.
금속막(170)은 유전막(160)에 직접 접촉하도록 형성될 수 있다. 금속막(170)은 제1 스토리지 전극(1551)의 측벽과 제2 스토리지 전극(1552)의 측벽 사이의 공간을 채우도록 형성될 수 있다. 또한, 금속막(170)은 실린더 형태의 제1 스토리지 전극(1551) 내의 공간을 채우도록 형성되고, 실린더 형태의 제2 스토리지 전극(1552) 내의 공간을 채우도록 형성될 수 있다.
이러한 금속막(170)은 주로 TiN을 사용할 수 있으나, WN, TaN, Cu, Al 또는 W막을 사용할 수도 있다. 또는, 금속막(170)은 Pt, Ir, Ru, Rh, Os, Pd 등의 귀금속, 이러한 귀금속의 산화막일 수도 있고, TiN/W, TiN/TaN, WN/W 등의 형태로 된 금속 다중층일 수도 있다.
제1 반도체 화합물층(181)은 금속막(170) 상에 형성된다. 또한, 제1 스토리지 전극(1551) 상에서, 제1 반도체 화합물층(181)은 리세스(159) 내에 형성될 수 있다. 또는, 제1 스토리지 전극(1551)의 일측벽(1551a) 상에서, 제1 반도체 화합물층(181)은 리세스(159) 내에 형성되고, 제2 반도체 화합물층(182)은 제1 반도체 화합물층(181)과 접촉하여 형성된다. 제1 스토리지 전극(1551)의 타측벽(1551b) 상에서, 제2 반도체 화합물층(182)은 금속막(170)에 접촉하여 형성될 수 있다. 또한, 제2 스토리지 전극(1552) 상에서, 제2 반도체 화합물층(182)은 금속막(170)에 접촉하여 형성될 수 있다. 제2 스토리지 전극(1552) 상에는, 제1 반도체 화합물층(181)이 형성되지 않을 수 있다.
여기서, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)은 서로 다른 결정성을 갖는다. 구체적으로, 제1 반도체 화합물층(181)의 결정성은, 제2 반도체 화합물층(182)의 결정성보다 낮을 수 있다. 예를 들어, 제1 반도체 화합물층(181)은 비정질(amorphous)이고, 제2 반도체 화합물층(182)은 특정방향의 결정성을 가질 수 있다.
또한, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)은 동일한 다수의 반도체 원소를 포함하되, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)은 서로 조성비가 다를 수 있다. 예를 들어, 제1 반도체 화합물층(181) 및 제2 반도체 화합물층(182)은 SiGe을 포함하되, 제1 반도체 화합물층(181)의 Si농도는 제2 반도체 화합물층(182)의 Si 농도와 다를 수 있다. 구체적으로, 제1 반도체 화합물층(181)의 Si농도는, 제2 반도체 화합물층(182)의 Si 농도보다 높을 수 있다. Si농도가 높으면 높을수록, 반도체 화합물의 결정성은 높아질 수 있다.
또한, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)은 P형으로 도핑될 수 있다. P형으로 도핑함으로써, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)의 면저항을 낮출 수 있다.
한편, 서로 다른 결정성을 갖는 2개의 반도체 화합물(181, 182)을 이용하는 이유는 다음과 같다.
커패시터를 형성한 후의, 여러 공정에서 수소 이온 등의 불순물이 유전막(160)으로 침투할 수 있다. 그런데, 수소 이온은 지지 패턴(130)은 통과하기 어렵기 때문에, 제2 스토리지 전극(1552)에 의해 형성된 커패시터에, 불량이 잘 발생하지 않는다. 그런데, 리세스된(즉, 지지 패턴(130)의 일부가 제거된) 제1 스토리지 전극(1551)에 의해 형성된 커패시터에는, 불량이 잘 발생할 수 있다. 지지 패턴(130)이 없는 리세스(159) 방향으로 수소 이온이 침투하기 때문이다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서, 결정성이 낮은(또는 Si 농도가 높은) 제1 반도체 화합물층(181)이 리세스(159) 내에 형성된다. 수소 이온은 제1 반도체 화합물층(181)을 통과하기 어렵다. 다르게 설명하면, 제1 반도체 화합물층(181)과 제2 반도체 화합물층(182)의 결정성이 다르면, 수소 이온이 유전막(160)으로 이동하기 위한 경로가 길어지기 때문에, 수소 이온이 유전막(160)으로 침투하기 어렵다. 따라서, 리세스(159)가 형성된 제1 스토리지 전극(1551)에 의해 형성된 커패시터에서 발생하는 불량을 줄일 수 있다.
다만, 결정성이 낮은 제1 반도체 화합물층(181)은, 결정성이 높은 제2 반도체 화합물층(182)에 비해서 저항이 높다. 따라서, 제2 반도체 화합물층(182)을 사용하지 않고 제1 반도체 화합물층(181)만을 사용하면, 커패시터의 저항이 너무 높아질 수 있다. 따라서, 지지 패턴(130)이 제거된 리세스(159) 내에만 제1 반도체 화합물층(181)을 형성하고, 나머지 영역에는 제1 반도체 화합물층(181)을 형성하지 않을 수 있다. 따라서, 리세스(159) 내에서, 플레이트 전극(170, 181, 182)은 금속막(170), 제1 반도체 화합물층(181), 제2 반도체 화합물층(182)의 적층구조이다. 반면, 나머지 영역에서, 플레이트 전극(170, 182)은 금속막(170), 제2 반도체 화합물층(182)의 적층구조일 수 있다.
한편, 제1 스토리지 전극(1551)의 상면의 일부, 제2 스토리지 전극(1552)의 상면은 제2 반도체 화합물층(182)과 직접 접촉할 수 있다. 전술한 것과 같이, 제1 스토리지 전극(1551), 제2 스토리지 전극(1552)의 상면에 형성된 유전막(160)의 두께는, 제1 스토리지 전극(1551), 제2 스토리지 전극(1552)의 측벽에 형성된 유전막(160)의 두께보다 두껍다. 제1 스토리지 전극(1551), 제2 스토리지 전극(1552)의 상면에 형성된 유전막(160)은 상대적으로 두껍기 때문에, 침투하는 수소 이온의 영향을 적게 받는다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 2에서, 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 제1 반도체 화합물층(181)은 리세스(159)을 완전히 채운다.
반면, 도 6에서, 본 발명의 다른 실시예에 따른 반도체 장치(2)에서, 제1 반도체 화합물층(181)은 리세스(159)을 완전히 채우지 않고 일부만 채울 수 있다. 제1 반도체 화합물층(181)에 의해 채워지지 않은 리세스(159)는, 제2 반도체 화합물층(182)에 의해서 채워질 수 있다.
이하, 도 7 내지 도 19, 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 7 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 8, 도 10, 도 12, 도 14, 도 16은 각각 도 7, 도 9, 도 11, 도 13, 도 15의 A - A를 따라서 절단한 단면도이다.
우선, 도 7 및 도 8을 참조하면, 기판(100)상에 차례로 적층된 제1 몰드막(120), 지지막(130a) 및 제2 몰드막(140)이 형성될 수 있다. 제1 몰드막(120)과 제2 몰드막(140)은 산화막일 수 있고, 지지막(130a)은 제1 몰드막(120)과 제2 몰드막(140)에 대해서 식각 선택비를 갖는 물질일 수 있다.
도 9 및 도 10을 참조하면, 기판(100) 상에 제1 몰드막(120), 지지막(130a) 및 제2 몰드막(140)을 관통하는 다수의 홀(145)을 형성할 수 있다. 각 홀(145)은 대응하는 콘택 플러그(115)를 노출시킬 수 있다.
도 11 및 도 12를 참조하면, 다수의 홀(145) 내에, 각각 다수의 스토리지 노드(1551, 1552)를 형성할 수 있다. 다수의 스토리지 노드(1551, 1552)는 대응되는 홀(145)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다.
도 13 및 도 14를 참조하면, 제2 몰드막(140) 상에 마스크 패턴(157)을 형성할 수 있다. 마스크 패턴(157)은 제1 영역(I) 내의 일부(D)를 노출할 수 있다. 마스크 패턴(157)은 제2 몰드막(140) 상에 홀(145)을 채우는 마스크막을 형성하고, 마스크막을 패터닝하여 형성할 수 있다.
도 15 및 도 16을 참조하면, 마스크 패턴(157)을 식각 마스크로 이용하여, 노출된 제2 몰드막(140)의 일부 및 지지 패턴(130)의 일부를 식각할 수 있다. 또한, 지지 패턴(130)의 일부를 제거하면서, 동시에 제1 스토리지 전극(1551)의 일부가 제거된다. 따라서, 제1 스토리지 전극(1551)에 리세스(159)가 형성된다.
이어서, 마스크 패턴(157)을 제거한다.
이어서, 기판(100) 상에 제1 몰드막(120)과 남아 있는 제2 몰드막(140)을 제거한다.
도 17을 참조하면, 제1 몰드막(120) 및 제2 몰드막(140)이 제거된 기판(100) 상에 콘포말하게 유전막(160)을 형성할 수 있다. 구체적으로, 제1 스토리지 전극(1551)의 상면과 측벽, 지지 패턴(130)의 상면, 제2 스토리지 전극(1552)의 측벽 및 상면을 따라서 컨포말하게(conformally) 형성된다. 또한, 유전막(160)은 제1 스토리지 전극(1551)의 측벽, 지지 패턴(130)의 하면, 제2 스토리지 전극(1552)의 측벽을 따라서 컨포말하게 형성될 수 있다. 즉, 지지 패턴(130)에 의해서 가려진 스토리지 전극(1551, 1552)의 측벽 일부에는, 유전막(160)이 형성되지 않을 수 있다.
유전막(160)을 형성하기 위해서, 단차도포성이 우수한 CVD 또는 ALD를 이용할 수 있다.
도 18을 참조하면, 유전막(160) 상에, 플레이트 전극의 금속막(170)을 형성한다. 금속막(170)은 유전막(160)에 직접 접촉하도록 형성될 수 있다. 금속막(170)은 제1 스토리지 전극(1551)의 측벽과 제2 스토리지 전극(1552)의 측벽 사이의 공간을 채우도록 형성될 수 있다.
금속막(170)을 형성하기 위해, CVD나 ALD, 혹은 MOCVD(Metal Organic CVD)에 의하여 형성할 수 있다.
도 19를 참조하면, 금속막(170) 상에, 리세스(159) 내에 제1 반도체 화합물층(181)을 형성한다. 도 2를 참조하면, 제1 반도체 화합물층(181) 상에 제2 반도체 화합물층(182)을 형성한다.
구체적으로, 제1 반도체 화합물층(181) 및 제2 반도체 화합물층(182)는 인시츄(in-situ)을 통해서 형성할 수 있다. 먼저, Si 소오스 가스, Ge 소오스 가스를 공정 챔버에 제공하되, 리세스(159)를 채울 때까지, Si 소오스 가스의 양을 늘려서 Si 농도가 높은 제1 반도체 화합물층(181)을 완성한다. 이어서, Si 소오스 가스의 양을 줄여서 Si 농도가 낮은 제2 반도체 화합물층(182)을 완성한다. 전술한 것과 같이, Si 농도가 달라지면, 결정성이 변화될 수 있다. 즉, 제1 반도체 화합물층(181)은 결정성이 낮고, 제2 반도체 화합물층(182)은 결정성이 높을 수 있다.
또한, 제1 반도체 화합물층(181) 및 제2 반도체 화합물층(182)이 P형 도핑이 될 수 있다. P형 도핑을 하기 위해서, Si 소오스 가스, Ge 소오스 가스를 제공하면서 예를 들어, B를 같이 제공할 수 있다. 또는, SiGe 층을 형성한 후에, B를 SiGe 층에 임플란트하여 도핑할 수도 있다.
다른 방법으로는, 리세스(159)가 형성되어 있는 기판(100)에 제1 반도체 화합물층(181)을 충분히 덮는다. 즉, 제1 스토리지 전극(1551), 제2 스토리지 전극(1552) 상에 모두 제1 반도체 화합물층(181)을 덮는다. 이후에, 평탄화 공정을 통해서, 리세스(159) 내에만 제1 반도체 화합물층(181)을 남긴다. 이어서, 제1 반도체 화합물층(181)이 형성된 기판(100) 상에 제1 반도체 화합물층(181)을 형성한다. 그 후, 제2 반도체 화합물층(182)을 형성할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 설명의 편의상, 도 7 내지 도 19, 도 2를 참조하여 설명한 것과 다른 점을 위주로 설명한다. 도 19, 도 2의 단계를 제외하고 나머지 단계는, 일 실시예와 실질적으로 동일하다.
도 20을 참조하면, 금속막(170) 상에, 리세스(159) 내에 Si층(186)을 형성한다. Si층(186)은 리세스(159)를 충분히 채우도록 형성시키지 않고, 일부만 채우도록 몇 옴스트롱만 형성할 수 있다. 이어서, 도 6을 참조하면, Si 소오스 가스, Ge 소오스 가스를 제공하여, Si층(186) 상에 SiGe층을 형성한다. 이와 같이 하면, Si층과 SiGe층 사이에, Ge 농도 차이에 의해서 Ge 확산이 발생한다. 그 결과, 리세스(159) 내에는 Si 농도가 높은 제1 반도체 화합물층(181)이 형성되고, 제1 반도체 화합물층(181) 상에는 Si 농도가 낮은 제2 반도체 화합물층(182)이 형성된다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 이러한 논리블록 중 적어도 하나에 사용될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 115: 콘택 플러그
1551, 1552: 스토리지 전극 160: 유전막
170: 금속막 181: 제1 반도체 화합물층
182: 제2 반도체 화합물층

Claims (20)

  1. 실린더 형상인 스토리지 전극(storage electrode);
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극(plate electrode)을 포함하고,
    상기 플레이트 전극은 순차적으로 적층된 제1 반도체 화합물층 및 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 다른 결정성을 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 반도체 화합물층의 결정성은, 상기 제2 반도체 화합물층의 결정성보다 낮은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 동일한 다수의 반도체 원소를 포함하되, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 조성비가 다른 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 반도체 화합물층 및 제2 반도체 화합물층은 SiGe을 포함하되, 상기 제1 반도체 화합물층의 Si농도는 상기 제2 반도체 화합물층의 Si 농도와 다른 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 반도체 화합물층의 Si농도는, 상기 제2 반도체 화합물층의 Si 농도보다 높은 반도체 장치.
  6. 제 1항에 있어서,
    상기 플레이트 전극은 상기 유전막과 직접 접촉하는 금속막을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 금속막은 TiN을 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 스토리지 전극의 일측벽에는 리세스가 형성되고, 타측벽에는 리세스가 비형성된 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 반도체 화합물층은 상기 리세스 내에 형성되는 반도체 장치.
  10. 제 8항에 있어서,
    상기 일측벽 상에는, 금속막과, 상기 금속막과 직접 접촉하는 제1 반도체 화합물층과, 상기 제1 반도체 화합물층과 직접 접촉하는 제2 화합물이 형성되고,
    상기 타측벽 상에는, 상기 금속막과, 상기 금속막과 직접 접촉하는 제2 반도체 화합물층이 형성되는 반도체 장치.
  11. 제 8항에 있어서,
    상기 제2 부분에 형성된 지지 패턴(supporter)를 더 포함하는 반도체 장치.
  12. 서로 인접하고, 실린더 형상의 제1 스토리지 전극과 제2 스토리지 전극;
    상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 형성된 지지 패턴;
    상기 제1 스토리지 전극과 상기 제2 스토리지 전극 상에 형성된 유전막;
    상기 제1 스토리지 전극의 측벽의 일부에 형성된 리세스; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하되,
    상기 플레이트 전극은 상기 리세스 내에 형성된 제1 반도체 화합물층과, 상기 제1 반도체 화합물층 상에 형성된 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 조성이 다른 반도체 장치.
  13. 제 12항에 있어서,
    상기 지지 패턴은 상기 제1 스토리지 전극과 상기 제2 스토리지 전극에 직접 접촉하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 유전막은 상기 제1 스토리지 전극의 상면과 측벽, 상기 지지 패턴의 상면, 상기 제2 스토리지 전극의 측벽 및 상면을 따라서 컨포말하게(conformally) 형성된 반도체 장치.
  15. 제 14항에 있어서,
    상기 플레이트 전극은 금속막을 더 포함하고,
    상기 금속막은 상기 유전막 상에 접촉하여 형성되고, 상기 제1 스토리지 전극의 측벽과 상기 제2 스토리지 전극의 측벽 사이의 공간을 채우도록 형성된 반도체 장치.
  16. 제 15항에 있어서,
    상기 제2 스토리지 전극의 상면에 형성된 유전막의 두께는, 상기 제2 스토리지 전극의 측벽에 형성된 유전막의 두께보다 두꺼운 반도체 장치.
  17. 제1 영역 내에 형성된 다수의 제1 스토리지 전극으로서, 각각의 제1 스토리지 전극의 측벽 일부는 리세스된 다수의 제1 스토리지 전극;
    상기 제1 영역과 인접한 제2 영역 내에 형성된 다수의 제2 스토리지 전극;
    상기 제2 영역 내의 상기 다수의 제2 스토리지 전극 사이에 형성된 지지 패턴;
    상기 다수의 제1 스토리지 전극 및 상기 다수의 제2 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하고, 상기 플레이트 전극은 순차적으로 적층된 제1 반도체 화합물층 및 제2 반도체 화합물층을 포함하고, 상기 제1 반도체 화합물층과 상기 제2 반도체 화합물층은 서로 다른 결정성을 갖는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 반도체 화합물층은 상기 제1 영역 내에 형성된 리세스된 공간 내에 형성되는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제1 반도체 화합물층은 상기 제1 영역 내의 상기 다수의 제1 스토리지 전극 사이에는 비형성된 반도체 장치.
  20. 실린더 형상의 제1 스토리지 전극 및 제2 스토리지 전극과, 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 지지 패턴을 형성하고,
    상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이의 지지 패턴을 제거하면서, 상기 제1 스토리지 전극의 측벽 일부와, 상기 제2 스토리지 전극의 측벽 일부를 제거하여 리세스를 형성하고,
    상기 제1 스토리지 전극 및 상기 제2 스토리지 전극 상에 유전막을 형성하고,
    상기 유전막 상에 플레이트 전극을 형성하되,
    상기 플레이트 전극을 형성하는 것은, 상기 리세스 내에 제1 반도체 화합물층을 형성하는 것과, 상기 제1 반도체 화합물층 상에 상기 제1 반도체 화합물층과 다른 조성의 제2 반도체 화합물층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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