KR20080018685A - 반도체 배선 구조, 커패시터를 포함하는 반도체 소자 및 그제조방법 - Google Patents

반도체 배선 구조, 커패시터를 포함하는 반도체 소자 및 그제조방법 Download PDF

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Abstract

양호한 콘택홀 식각 프로파일을 가지며 유전막의 열적 열화를 방지하여 커패시터 누설전류 특성이 향상되는 커패시터를 포함한 반도체 소자 및 그 제조방법이 제공된다. 본 발명의 반도체 소자는 커패시터의 하부전극과, 상기 하부전극의 표면 상에 형성된 유전막과, 상기 유전막 상에 형성되며 도프트 폴리 Si1 - xGex층을 포함하는 커패시터의 상부전극과, 상기 도프트 폴리 Si1 - xGex층 상에 형성되며, 상기 폴리 Si1 - xGex층의 일부를 노출시키는 콘택홀이 형성된 층간절연물층과 상기 콘택홀을 매립하는 금속 콘택플러그 및 상기 금속 콘택플러그와 연결되며 상기 층간절연물층 위로 형성된 배선층을 포함한다.
콘택플러그, 식각 프로파일, 폴리SiGe층, Ge 함량

Description

반도체 배선 구조, 커패시터를 포함하는 반도체 소자 및 그 제조방법{Semiconductor interconnection structure, semiconductor device including capacitor and method for fabricating the same}
도 1은 종래 MIS(Metal-Insulator-Semiconductor) 커패시터에서 n-형 도프트 폴리실리콘막의 활성화 열처리로 인해 누설전류 특성이 열화되는 문제를 보여주는 그래프이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 MIS 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 10은 인시튜 n-형 도프트 폴리 Si1-xGex의 GeH4 유량 증가에 따른 비저항 특성을 나타낸 그래프이다.
도 11은 본 발명에 따라 제조한 MIS 커패시터에 대해 측정한 셀 누설전류를 나타낸 그래프이다.
도 12는 종래 MIS 커패시터와 본 발명에 따라 제조한 MIS 커패시터에 대해 측정한 셀 누설전류를 Tox에 대하여 나타낸 그래프이다.
도 13은 본 발명에 따라 증착한 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2와 Si0.5Ge0.5에 대하여 활성화 열처리를 실시할 경우에 저항 변화가 어떻게 되는지를 도 시한 그래프이다.
도 14는 본 발명에 따라 LPCVD 방법에 의해 증착된 n형 도프트 폴리 Si1-xGex막의 GeH4 유량 증가에 따른 비저항 특성을 나타낸 그래프이다.
도 15는 본 발명에 따라 증착된 폴리 실리콘저머늄층에서 저머늄의 함량에 따른 수평식각량을 도시한 그래프이다.
도 16은 본 발명에 따라 증착된 폴리 실리콘저머늄층에서 저머늄의 함량에 따른 식각율을 도시한 그래프이다.
도 17a 및 도 17b는 폴리 실리콘저머늄층에 대한 식각 프로파일을 나타낸 VSEM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
1 ; 반도체 기판 5 ; 불순물 영역
10 ; 하부절연막 15 ; 컨택플러그
20 ; 식각정지막 30 ; 몰드산화막
40 ; 도프트 폴리실리콘막 45 ; 갭필막
50 ; 유전막 52 ; TiN막
54 ; 도프트 폴리 Si1 - xGex막 75 ; 층간절연층
85 ; 금속 콘택플러그 87 ; 배선층
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 소자에 응용 가능한 디램(DRAM) 셀 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디램과 같은 반도체 소자의 경우 셀 크기가 감소하게 되고 셀 커패시터 하부전극의 유효면적(effective area)도 감소하게 된다. 그러나 반도체 소자의 안정적인 동작을 위해서는 일정량 이상의 셀 커패시턴스를 확보할 필요가 있다. 좁은 면적에서 높은 셀 커패시턴스를 확보하기 위해서는, 기존에 커패시터 유전막으로 사용하던 산화막/질화막/산화막보다 수배 내지 수백배 큰 유전율을 갖는 물질, 예컨대 Al2O3, Al2O3/HfO2 등으로 된 고유전막을 사용할 필요가 있다.
그런데, 종래 커패시터 상/하부전극으로서 사용되는 도프트 폴리실리콘 전극은 고유전막과 반응하여 커패시터의 전기적 특성을 열화시킨다. 이를 방지하기 위해, 도프트 폴리실리콘 전극과 고유전막 사이에 SiON막과 같은 저유전막을 추가적으로 도포하는 방법도 제안되었지만, 결국 유전막의 실질적인 두께가 증가되는 한계가 있다.
보다 개선된 방법으로서, 고유전막을 사용하는 커패시터의 상부전극에만, 또는 상부전극과 하부전극 모두에 폴리실리콘막보다 반응성이 떨어지는 금속막을 이용하는 방법이 제안되었다. 여기서 “금속막”은 금속 물질 자체로 이루어진 막뿐만 아니라 그것의 전도성 산화물 혹은 전도성 질화물로 이루어진 막까지도 포함하 는 의미로 사용된다. 상/하부전극을 모두 도프트 폴리실리콘 전극으로 사용하는 SIS(Semiconductor-Insulator-Semiconductor) 커패시터에 대비해 이들을 각각 MIS(Metal-Insulator-Semiconductor) 커패시터, MIM(Metal-Insulator-Metal) 커패시터라고 한다.
그러나, 금속막으로 이루어진 상부전극의 경우에는 습식각(wet etch), 건식각(dry etch), 응력(stress) 등의 집적 공정 상의 문제가 발생하고, 비저항이 작기 때문에 신호지연을 위한 저항층(resistor layer) 역할도 수행할 수 없는 문제가 있다. 이 때문에, 금속막 위에 도프트 폴리실리콘막을 적층한 이중막을 상부전극으로 이용하고 있다. 여기서, 도프트 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 비정질 실리콘을 증착한 다음 활성화(activation) 열처리를 하여 형성하게 되는데, 이 때 가해지는 열처리로 인하여 금속막만을 사용하는 경우에 비해 누설전류 특성이 열화되는 문제가 있다.
도 1은 종래 MIS 커패시터에서 도프트 폴리실리콘막의 활성화 열처리로 인해 누설전류 특성이 어떻게 열화되는지를 보여준다. 도 1에서 (a)는 상부전극으로서 TiN막만을 사용하여 열처리할 필요 없는 MIS 커패시터의 누설전류 특성을 나타낸다. (b)는 TiN막과 n-형 도프트 폴리실리콘막을 적층한 이중막을 상부전극으로 사용하는 MIS 커패시터의 누설전류 특성을 나타낸다. (b)의 경우, n-형 도프트 폴리실리콘막은 530℃에서 LPCVD 방법으로 증착하고 N2 분위기의 퍼니스(furnace)에서 600℃, 30분의 열처리를 실시한 것이다.
도 1의 (a)와 (b)로부터, 활성화 열처리를 실시한 (b)의 경우에 누설전류가 크게 증가하며 Tox도 더 크다는 것을 알 수 있다. 따라서, 현재 사용하고 있는 n-형 도프트 폴리실리콘막의 열처리 조건(600℃, 30분 혹은 650℃, 2분의 퍼니스 공정)을 열적 부담(thermal budget)이 적은 공정으로 개발할 필요가 있다. 고집적 디램 셀을 위해서는, 어떠한 종류의 전극을 사용하느냐에 관계없이, 커패시터의 누설전류를 감소시키기 위한 측면에서, 고유전막의 열적 안정성이 그리 좋지 못하기 때문에 고유전막 증착 후 공정의 저온화가 필수적이다.
한편, 디램 커패시터의 상부전극을 상기 상부전극의 상부에 위치하는 금속배선과 전기적으로 연결하기 위하여, 상기 상부전극 상에 형성되는 층간절연막내에 콘택홀을 형성하기 위해 식각공정을 수행한 후, 식각된 콘택홀내에 금속층을 매립하여 금속 콘택플러그를 형성한다. 이때 상기 상부전극은 콘택홀 형성을 위한 식각 공정시 식각정지막으로서의 역할을 수행하여야 하며, 따라서 콘택홀 식각 공정시 식각 프로파일이 양호하게 유지되어야 할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 양호한 콘택홀 식각 프로파일을 갖는 반도체 배선 구조를 제공하는 것이다.
본 발명의 이루고자 하는 다른 기술적 과제는 유전막의 열적 열화를 방지하여 커패시터 누설전류 특성이 향상되는 동시에 양호한 콘택홀 식각 프로파일을 갖는 커패시터를 포함한 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 배선 구조는 Ge의 함량이 10 내지 70% 포함된 폴리 Si1 - xGex층과, 상기 폴리 Si1 - xGex층 상에 형성되며, 상기 폴리 Si1 - xGex층의 일부를 노출시키는 콘택홀이 형성된 층간절연층을 포함하며, 상기 층간절연층 내에 형성된 상기 콘택홀을 매립하는 금속 콘택플러그 및 상기 층간절연층 위로 상기 금속 콘택플러그와 연결된 배선층을 포함한다.
상기 폴리 Si1 - xGex층 내의 상기 Ge의 함량은 바람직하게는 15 내지 60%이며, 상기 폴리 Si1 - xGex층은 550℃ 이하, 바람직하게는 350 내지 500℃에서 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터를 포함하는 반도체 소자는 커패시터의 하부전극과, 상기 하부전극의 표면 상에 형성된 유전막과, 상기 유전막 상에 형성되며 도프트 폴리 Si1 - xGex층을 포함하는 커패시터의 상부전극과, 상기 도프트 폴리 Si1 - xGex층 상에 형성되며, 상기 폴리 Si1 - xGex층의 일부를 노출시키는 콘택홀이 형성된 층간절연물층과 상기 콘택홀을 매립하는 금속 콘택플러그 및 상기 금속 콘택플러그와 연결되며 상기 층간절연물층 위로 형성된 배선층을 포함한다.
상기 하부전극은 폴리실리콘막 또는 금속막으로 이루어질 수 있으며, 상기 유전막은 HfO2막, Al2O3막, Al2O3/HfO2 복합막, HfO2/Al2O3 복합막, ZrO2막, Zr02/Al2O3 복합막, 란타나이드(lanthanide)계 산화물, SrTiO3막 또는 (Ba, Sr)TiO3막 및 이들 막의 조합으로 이루어진 그룹 중의 어느 하나로 형성할 수 있다.
또한, 상기 상부전극은 상기 유전막상에 형성된 TiN, WN, TaN, Cu, W, Al, 귀금속, 귀금속 산화물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 금속막과 상기 금속막상에 형성된 상기 도프트 폴리 Si1 - xGex층을 포함할 수 있으며, 상기 도프트 폴리 Si1 - xGex층에서 x의 범위는 0.1≤x≤0.7, 바람직하게는 0.15≤x≤0.6일 수 있다.
한편 상기 또다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터를 포함하는 반도체 소자의 제조방법은, 커패시터의 하부전극을 형성하고, 상기 하부전극 표면 상에 유전막을 형성한 후, 상기 유전막 상에 도프트 폴리 Si1 - xGex막을 포함하는 커패시터의 상부전극을 형성하는 단계를 포함한다. 또한, 상기 상부전극 상에 평탄화된 층간절연물층을 형성하고, 상기 층간절연물층의 일부를 식각하여 상기 도프트 폴리 Si1 - xGex막을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 매립하여 금속 콘택플러그를 형성하는 단계 및 상기 금속 콘택플러그와 연결된 배선층을 형성하는 단계를 포함한다.
상기 도프트 폴리 Si1 - xGex층은 n-형 또는 p-형 도펀트가 인시튜로 도프된 것일 수 있으며, 상기 도프트 폴리 Si1 - xGex층은 550℃ 이하, 바람직하게는 350 내지 500℃ 온도 범위에서 증착될 수 있다. 상기 도프트 폴리 Si1 - xGex층을 증착한 후, 상기 도프트 폴리 Si1 - xGex층의 활성화를 위한 열처리를 수행하지 않을 수도 있으며, 상기 도프트 폴리 Si1 - xGex층을 증착한 후 400 내지 550℃ 의 온도에서 상기 도프트 폴리 Si1 - xGex층의 활성화를 위한 열처리를 더 수행할 수도 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 커패시터는 하부전극이 도프트 폴리실리콘막이고 상부전극이 TiN막과 n-형 또는 p-형 도프트 폴리 Si1 - xGex막으로 이루어진 MIS 커패시터이다.
먼저 도 2를 참조하면, 반도체 기판(1) 상에 하부 절연막(10)을 형성한 다음, 하부 절연막(10)을 관통하여 반도체 기판(1)의 불순물 영역(5)과 접하는 복수개의 컨택플러그(15)를 형성한다. 컨택플러그(15) 및 하부 절연막(10) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(20)을 먼저 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화 물 등을 증착하여 몰드산화막(30)을 형성한다.
다음으로 도 3에서와 같이, 식각정지막(20)의 상면이 노출될 때까지 몰드산화막(30)을 식각하여 몰드산화막 패턴(30a)을 형성한다. 이 때, 식각정지막(20)은 하부 절연막(10)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(20)만 제거할 정도로 식각 공정을 진행하여 컨택플러그(15) 및 그 주변의 하부 절연막(10)의 상면을 노출시키는 홀(35)을 형성한다. 몰드산화막 패턴(30a)의 하부에는 식각정지막 패턴(20a)이 잔류하게 된다.
도 4를 참조하여, 홀(35)을 완전히 매립하지 않는 정도 두께로 도프트 폴리실리콘막(40)을 형성한다. 이러한 도프트 폴리실리콘막(40)은 커패시터의 하부전극이 될 막으로서, 단차도포성이 우수한 CVD 또는 ALD(Atomic Layer Deposition)에 의할 수 있다. 예컨대, 통상의 LPCVD 방법으로 폴리실리콘을 증착한 다음, 비저항을 확보하기 위해 그 위에 PH3 도핑을 실시하여 n-형 도프트 폴리실리콘이 되게 한다.
계속하여 도 5를 참조하여, 도프트 폴리실리콘막(40) 위로 갭필(gap-fill) 특성이 좋은 USG(Undoped Silicate Glass)막과 같은 갭필막(45)을 증착하여 홀(35) 내부를 매립한다. 다음으로, 몰드산화막 패턴(30a)의 상면이 드러날 때까지 갭필막(45)과 도프트 폴리실리콘막(40)을 에치백 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(40a)이 형성된다.
다음으로 도 6에 도시한 것과 같이, 갭필막(45)과 몰드산화막 패턴(30a)을 습식 식각으로 제거하여 하부전극(40a) 표면이 드러나게 한 다음, 그 표면 상에 유전막(50)을 형성한다. 필요에 따라서는, 유전막(50)을 형성하기 전에 하부전극(40a) 표면에 대하여 NH3 가스를 이용한 플라즈마 질화처리(plasma nitridation) 또는 열 질화처리(thermal nitridation)를 실시하기도 한다. 이러한 처리에 의해 하부전극(40a) 표면에 10-20Å 정도의 실리콘 질화막이 형성될 수 있으며, 이는 하부전극(40a)과 유전막(50) 사이에 일어날 수도 있는 반응을 방지한다.
유전막(50)으로서는 예를 들어, HfO2막, Al2O3막 또는 Al2O3/HfO2 복합막을 형성할 수 있다. 이와 같은 유전막(50)을 형성하기 위해서는, 단차도포성이 우수한 CVD 또는 ALD를 이용할 수 있다. 특히 ALD의 경우에는 증착 온도를 300℃ 가까이로 낮게 유지할 수 있어 공정 온도 측면에서 유리하다. 유전막(50)의 전기적 특성이 개선되도록, 유전막(50) 증착 후 별도 처리하는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(50)이 형성된 결과물을 오존(O3) 처리, 산소나 질소가 포함된 가스 분위기에서 플라즈마 처리 또는 산소나 질소가 포함된 가스 분위기에서 열처리할 수 있다.
다음으로 도 7에 도시한 것과 같이, 유전막(50) 상에 상부전극(60)을 형성한다. 이 때, 상부전극(60)은 TiN막(52)과 n-형 또는 p-형 도프트 폴리 Si1-xGex막(54)을 순차 적층하여 형성한다.
먼저, TiN막(52)은 CVD나 ALD, 혹은 MOCVD(Metal Organic CVD)에 의하여 형 성할 수 있다. TiN막(52) 대신에 WN, TaN, Cu, Al 또는 W막을 형성하여도 된다. 그리고, Pt, Ir, Ru, Rh, Os, Pd 등의 귀금속, 이러한 귀금속의 산화막으로 형성하여도 되며, TiN/W, TiN/TaN, WN/W 등의 형태와 같이 여러 금속막의 조합으로 형성하여도 된다. 이들 막의 증착 온도는 500℃ 미만인 경우에 더욱 효과적이다.
다음으로, TiN막(52) 위에 n-형 또는 p-형 도프트 폴리 Si1-xGex막(54)을 형성한다. 도프트 폴리 Si1-xGex막(54)은 인시튜로 불순물을 도핑하여 형성한다. 이를 위해 통상의 LPCVD 방법을 구현할 수 있는 퍼니스 타입 설비, 매엽식 설비, 또는 25매의 웨이퍼가 들어가는 미니 배치(mini batch) 등의 설비를 사용할 수 있다. 물론, 인시튜 방식 대신에, 폴리 Si1-xGex막 증착 후 불순물을 도핑하는 두 단계(two step)로 형성해도 된다.
Si1 - xGex막의 형성시, SiH4, Si2H6, SiH2Cl2 등의 사일렌계 가스 및 GeH4, GeF4 등의 가스를 소오스 가스로 이용하여, 550℃ 이하의 온도, 예컨대 400-550℃ 범위의 온도, 바람직하게는 430℃ 부근에서 형성한다. 처음에 비정질 상태로 형성한 후 활성화 열처리시 다결정화 하거나 처음부터 다결정 및 활성화 상태로 형성해도 된다. 그런데 결정질인 TiN막(52) 상에 증착하는 것이므로, Si1 - xGex막의 증착 온도가 아주 낮지 않은 이상은 Si1 - xGex막도 결정질로 성장되기 쉽다. 본 발명자의 실험 결과 425℃ 부근의 온도, 이를테면 420℃에서도 Si1 - xGex막이 결정질로 자라 후속의 열처리가 필요가 없음을 알 수 있었다. 비정질로 형성할 경우에는 증착 온도를 400℃ 이하까지, 예를 들어 350-400℃의 범위까지로도 낮출 수 있고, 후속 활성화 열처리 온도를 550℃ 이하까지, 예를 들어 400-550℃의 범위까지로 낮출 수 있다.
n-형 도프트 폴리 Si1 - xGex막을 형성하는 경우에는 폴리 Si1 - xGex막을 증착하면서 인시튜로 P 또는 As를 도핑하여 형성한다. p-형 도프트 폴리 Si1 - xGex막을 형성하는 경우에는 B를 도핑하여 형성한다. B 도핑 소스로는 BCl3 또는 B2H6를 이용할 수 있다. Si1 - xGex막에 불순물을 도핑하는 것은 비저항을 확보하기 위해서이므로, 목표 비저항을 고려하여 도핑 농도를 결정한다. 예를 들어, P 또는 As와 같은 n-형 불순물의 경우 도핑 농도는 예를 들면 3×1020/cm3 정도가 되게 하고, B와 같은 p-형 불순물의 경우 도핑 농도는 1×1020/cm3 이상이 되게 한다. 증착 온도가 400℃보다 낮으면 이후 열처리 공정을 거쳐 도핑 불순물을 활성화시킨다. 그러나, 열처리 온도가 종래와 달리 550℃를 넘지 않아도 된다. 이로써, 하부전극(40a), 유전막(50) 및 상부전극(60)을 포함하는 커패시터(70)가 550℃ 이하의 비교적 저온에서 제조된다. 따라서, 누설전류 특성을 개선할 수 있다.
여기서, Si와 Ge의 조성비(즉, x)는 가스 유량비로 조정할 수 있다. 이 조성비는 특히 한정되지는 않지만 적어도 공핍층이 형성되지 않는 일함수값이 되도록 불순물 농도와 함께 설계하는 것이 바람직하다. 예를 들면 앞에서 예로 든 n-형 불순물 농도를 이용하는 경우에 0.05≤x≤0.9가 되게 한다. 앞에서 예로 든 p-형 불순물 농도를 이용하는 경우에 0.1≤x≤0.9가 되게 할 수 있다. 두 경우 모두, 더욱 바람직하게는 0.2≤x≤0.6이 되게 조정한다. 특히, p-형 불순물의 경우에 가장 바 람직하게 x=0.5가 되게 조정한다. 이러한 조성비는 비저항, 증착 속도, 표면 모포러지, 증착 온도 등의 관점에서 설계하는 것이 바람직하다.
Si1 - xGex의 경우 녹는점(melting point)이 실리콘보다 낮기 때문에 증착, 결정화, 입성장, 불순물 활성화 등의 물리적 현상도 실리콘보다 낮은 온도에서 일어난다. 본 발명에서는 이러한 특성을 이용하여 기존의 폴리실리콘 대신에 도프트 폴리 Si1 - xGex를 상부전극에 적용함으로써 공정 온도를 550℃ 이하로 낮출 수 있어, MIS 커패시터의 누설전류 특성을 크게 개선할 수 있다.
한편, 본 실시예에서는 MIS 커패시터에 대하여 설명하고 있지만, 본 발명은 커패시터의 하부전극이 금속막이고 상부전극이 전술한 TiN막(52)과 n-형 또는 p-형 도프트 폴리 Si1-xGex막(54)으로 이루어진 MIM 커패시터에 대하여도 적용할 수 있다. 하부전극은 전술한 바와 같이 몰드산화막 패턴 위에 CVD나 ALD, 또는 MOCVD로 TiN, WN, TaN, Cu 또는 W막을 증착한 후 평탄화시켜 형성할 수 있다. 하부전극에 사용될 수 있는 금속막으로는 이러한 막 이외에도 Pt, Ir, Ru, Rh, Os, Pd 등의 귀금속과 이러한 귀금속의 산화물, 또는 TiN/W, TiN/TaN, WN/W 등의 형태로 된 금속 다중층 등이 있다. 하부전극으로서 이러한 금속막을 사용하면 유전막(50)으로서 HfO2막, Al2O3막, Al2O3/HfO2 복합막 이외에도, HfO2/Al2O3막, ZrO2막, Zr02/Al2O3 복합막, 란타나이드(lanthanide)계 산화물, SrTiO3막 또는 (Ba, Sr)TiO3막 및 이들 막의 조합으로 이루어진 막을 사용할 수 있게 된다. 이와 같이 구성되는 MIM 커패시터의 경우에도, 전술한 실시예에서와 마찬가지로, 기존의 폴리실리콘 대신에 도프 트 폴리 Si1 - xGex막(54)을 상부전극에 적용함으로써 공정 온도를 550℃ 이하로 낮출 수 있다.
다른 한편, 본 발명에서 상부전극(60)은 n-형 또는 p-형 도프트 폴리 Si1 -xGex막의 단일막으로만 이루어질 수도 있다. 여기서도, 도프트 폴리 Si1 - xGex막은 x의 범위는 바람직하게는 0.2≤x≤0.6이다.
이 때, 커패시터(70)의 하부전극(40a)으로는 금속막을 사용하는 것이 바람직하다. 금속막은 TiN 이외에도 WN, TaN, Cu, Al, W 또는 Pt, Ir, Ru, Rh, Os, Pd 등의 귀금속과 이러한 귀금속의 산화물 등으로 이루어질 수 있다. 또는 TiN/W, TiN/TaN, WN/W 등과 같이 이러한 막의 조합으로 이루어질 수도 있다.
계속하여 도 8을 참조하면, 상부전극(60)이 형성된 기판의 전면에 층간절연막(75)을 두껍게 증착한 후 에치백 또는 CMP 방법으로 표면 평탄화 공정을 수행한다. 본 실시예에서 상기 층간절연막(75)은 PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate)막을 사용하였지만, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 또는 HDP(High Density Plasma)-산화물 등을 사용할 수도 있다.
이어서, 도 9를 참조하면 상기 층간절연막(75)을 식각하여 상부전극(60) 상면을 노출시키는 콘택홀(79)을 형성한다. 상기 콘택홀(79)은 상기 층간절연막(75) 상에 콘택홀(79)을 정의하는 마스크 또는 포토레지스트 패턴을 형성한 후 이를 식각마스크로 하여 하부에 존재하는 층간절연막(75)을 습식 또는 건식 식각하여 제거 함으로써 형성한다. 콘택홀(79) 식각 공정은 층간절연막(75)의 표면이 노출될 때까지 수행하거나 또는 층간절연막(75)의 표면 아래로 일정한 깊이까지 과식각할 수 있다. 식각 공정이 완료된 후 통상의 애싱(ashing) 공정과 스트립(strip) 공정을 수행하여 콘택홀(79) 내부를 세정한다. 이때 사용되는 스트리퍼는 통상적으로 아민계의 유기 스트리퍼를 사용한다.
이어서 콘택홀(79)에 금속을 채워 넣어 상부전극(60) 중의 도프트 폴리 Si1-xGex막(54)과 접촉하는 금속 콘택플러그(85)를 형성한다. 예를 들어, Ti/TiN막과 같은 배리어 메탈막(81)을 먼저 형성한 다음 텅스텐(82)을 채워 금속 콘택플러그(85)를 형성한다. 이 때 도 9에 도시한 바와 같이, 금속 콘택플러그(85)는 도프트 폴리 Si1 -xGex막(54) 안으로 일정한 깊이 만큼 신장되게 형성한다.
이어서 금속 콘택플러그(85)가 형성된 기판의 전면에 도전성의 배선층(87)을 형성한다. 상기 배선층(87)을 알루미늄 등의 금속층 또는 다른 도전층으로 형성할 수 있다. 따라서 금속 콘택플러그(85)를 통하여 상부전극(60)은 외부 단자와 연결되는 배선층(87)과 전기적으로 연결된다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예 1
본 발명 커패시터의 상부전극으로 사용하기 위하여, 500℃, 275torr에서 매엽식 설비를 이용하여 폴리 Si1 - xGex막을 증착하면서 인시튜로 P 도핑을 실시하였다. SiH4와 GeH4를 소오스 가스로 이용하되 GeH4 유량을 달리하면서 4-5분 가량 폴리 Si1-xGex막을 증착하였다. GeH4는 수소나 질소 등에 10%로 희석하여 공급하였다(이하, 10% GeH4로 표시). P 도핑 농도는 3×1020/cm3 정도로 하였고, 결과물인 n-형 도프트 폴리 Si1 - xGex막에 대하여 별도의 열처리는 실시하지 않았다.
도 10은 인시튜 n-형 도프트 폴리 Si1 - xGex의 GeH4 유량 증가에 따른 비저항 특성을 나타낸 그래프이다. 도 10에서 가로축은 10% GeH4 대 SiH4의 비율을 나타내고, 세로축은 비저항을 나타낸다. 도 10에서 볼 수 있는 것과 같이, n-형 도프트 폴리 Si1 - xGex의 비저항은 GeH4 유량과 함께 감소한다. 도 10의 비저항치로부터 앞의 500℃, 275torr에서의 증착 조건은 증착과 동시에 활성화된 인시튜 n-형 도프트 폴리 Si1 - xGex를 초래함을 확인할 수 있었다.
따라서, SiH4와 GeH4를 소오스 가스로 이용한 500℃, 275torr 증착 조건에 의할 경우, 기존 공정과 달리 활성화 후속 열처리는 생략할 수 있다. 실리콘 증착시 비정질에서 다결정질로 전이되는 온도가 압력 감소에 따라 낮아진다는 보고가 있으므로, 매엽식 설비보다 압력이 낮은 미니 배치(약 4Torr)나 퍼니스 타입 LPCVD 설비(약 1 Torr 이하)를 이용할 경우 더 낮은 온도에서 인시튜 n-형 도프트 폴리 Si1-xGex의 증착이 가능할 것으로 예상된다.
실험예 2
ALD 방법을 이용하여 폴리실리콘막으로 실린더형 하부전극 모양을 형성한 다음, 그 위에 PH3 도핑을 실시하여 도프트 폴리실리콘이 되게 하였다. 도프트 폴리실리콘 하부전극 표면에 대하여 NH3 가스를 이용한 플라즈마 질화처리를 실시하였는데, 790℃에서 300W의 RF 파워로 20초 정도 실시하여, 16Å 정도의 실리콘 질화막을 형성하였다. 그 위에 유전막으로서 HfO2막을 45Å 정도로 형성하였다. 소스가스로는 TEMAH로 불리는 [Hf(NEtMe)4]와 O3를 사용하였고 300℃에서 Ar 버블링을 이용한 방식의 ALD 방법에 의하였다.
다음으로 450℃에서 HfO2막 상에 ALD 방법에 의해 TiN막을 형성하였다. TiCl4와 NH3를 소스가스로 사용하였으며, 증착 온도는 500℃를 넘지 않게 하였다. 그 위에 아래에 제시한 조건을 가지고 인시튜 n-형 도프트 폴리 Si1 - xGex막을 적층하여 TiN막과 인시튜 n-형 도프트 폴리 Si1 - xGex막으로 이루어진 상부전극을 형성하였다.
470℃, 275torr에서 매엽식 설비를 이용하여 폴리 Si1 - xGex막을 증착하면서 인시튜로 3×1020/cm3 정도 농도의 P 도핑을 실시하였다. SiH4와 GeH4를 소오스 가스로 이용하였고 증착은 씨딩(seeding) 단계와 주 증착 단계로 나누어 실시하였다.
씨딩 단계에서는 GeH4 없이 SiH4를 50sccm의 유량으로 50초 정도 공급하였다. 이 때 P 도핑 소스로서의 1% 희석된 PH3(이하, 1% PH3로 표시)를 6sccm 공급하였다. 캐리어 가스인 N2의 유량은 9000sccm 정도로 하였다. 주 증착 단계에서는 SiH4의 유량을 80sccm으로 늘리고 10% GeH4도 240sccm 공급하였다. 1% PH3와 N2의 유량은 씨딩 단계와 동일하게 유지하였다. 주 증착 단계 시간은 110초 정도였다. 이렇게 하면 x값이 0.2 정도가 된다. PH3와 GeH4를 희석시키는 데에는 수소나 질소를 이용하였다. 결과물인 n-형 도프트 폴리 Si1 - xGex막에 대하여 별도의 열처리는 실시하지 않았다.
도 11은 이렇게 제조한 커패시터의 누설전류를 측정한 그래프이다. 도 1에서의 (b)의 경우보다는 누설전류가 매우 낮고, (a)의 경우와는 거의 유사한 것을 확인할 수 있으며, Tox도 (a)와 유사한 정도인 20.5Å으로 측정되었다. 따라서, 별도의 열처리 없이도 상부전극으로서의 특성을 구비한 n-형 도프트 폴리 Si1 - xGex막이 얻어짐을 확인할 수 있다.
이러한 우수한 결과는 470℃, 0.45torr에서 LPCVD 퍼니스를 이용하여 65분 정도 인시튜 P 도핑 폴리 Si1 - xGex막을 증착하여도 얻을 수 있었다.
실험예 3
실험예 2에서와 유사한 조건으로 커패시터를 제조하였다. 단, HfO2막을 증착하는 조건만 다양하게 하여 다양한 Tox의 결과를 얻었다. 본 발명의 결과와 비교하기 위하여, 도 1의 (b)와 같이 TiN막과 600℃에서 30분 동안 열처리된 n-형 도프트 폴리실리콘막의 이중막을 상부전극으로 사용하는 커패시터를 제조하였다.
도 12는 이렇게 제조한 커패시터들에서 1.2V일 때의 누설전류를 Tox에 대하여 도시한 그래프이다. 도 12에서 점선으로 표시된 것은 본 발명에 의한 커패시터에 대한 결과이고, 실선으로 표시된 것은 도 1의 (b)와 같은 종래 커패시터에 대한 결과이다.
도 12에서 볼 수 있는 바와 같이, 동일한 Tox 조건이더라도 본 발명의 경우에 누설전류가 더 작다. 또한, 동일한 누설전류 조건일 경우에는 본 발명의 경우에 Tox가 더 작다. 따라서, 본 발명에 의할 경우에 누설전류와 Tox가 모두 종래보다 작아져 특성이 우수한 커패시터가 제조됨을 확인할 수 있다.
실험예 4
본 발명 커패시터의 상부전극으로 사용하기 위하여 인시튜 p-형 도프트 폴리 Si1-xGex막을 형성하였다. 유전막 위에 약 1 Torr 이하의 압력과 425℃의 온도에서 퍼니스 타입 설비를 이용한 LPCVD 방법으로 폴리 Si1 - xGex막을 증착하면서, 인시튜 방식으로 B 도핑을 실시하여 형성하였다. 이 때, 소오스 가스로는 SiH4와 GeH4를 사용하였고 B 도핑 소스로는 BCl3를 사용하였으며, 도핑 농도는 1×1021/cm3 정도로 하였다. 폴리 Si1 - xGex막에서 x값이 0.2와 0.5가 되는 두 경우 즉, Si0 .8Ge0 .2와 Si0.5Ge0.5의 조성을 얻게 실험하였다. 본 발명과 비교하기 위해서 종래의 n-형 도프트폴리 실리콘막을 530℃에서 증착하였다. 도핑 소스로는 PH3를 이용하였고 도핑 농도는 3×1020/cm3 정도로 하였다. 증착된 인시튜 p-형 도프트 폴리 Si1 - xGex막과 n-형 도프트폴리 실리콘막에 대해서는 활성화 열처리를 별도로 진행하지 않았다. 이들 막에 대한 실험 조건과 평가 데이터를 다음의 표 1에 정리하였다.
n-형 도프트폴리 실리콘막 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2막 인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5막
증착 설비 LPCVD 퍼니스 타입 설비 LPCVD 퍼니스 타입 설비 LPCVD 퍼니스 타입 설비
증착 온도 (℃) 530 425 425
최대 면저항 (Ω/square) - 1955 237.8
최소 면저항 (Ω/square) - 981 110.1
면저항 (Ω/square) - 1547 128.0
종래 n-형 도프트폴리 실리콘막의 경우에는 본 발명에 따른 인시튜 p-형 도프트 폴리 Si1 - xGex막에 비하여 105℃나 높은 온도에서 증착하였음에도 불구하고 면저항이 측정 한계를 넘어설 정도로 높았다. 그에 비하여 본 발명에 따른 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2막과 인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5막은 비교적 작은 면저항을 보였다. 특히 Ge의 양이 상대적으로 많은 Si0 .5Ge0 .5막의 경우에는 425℃의 저온에서 증착하고 별도의 열처리를 하지 않았음에도 면저항이 128Ω/square 정도가 되어, 커패시터 상부전극에 이용하기 적당한 것을 알 수 있다.
실험예 5
본 발명 커패시터의 상부전극으로 사용하기 위하여, 유전막 위에 TiN막을 증착한 후 그 위에 폴리 Si1 - xGex막을 증착하면서 인시튜로 B 도핑을 실시하여 p-형 도프트 폴리 Si1 - xGex막을 형성하였다. 폴리 Si1 - xGex막의 증착은 약 1 Torr 이하의 압력과 425℃의 온도에서 퍼니스 타입 설비를 이용한 LPCVD 방법에 의하였고, 나머지 증착 조건도 실험예 1에서와 동일하게 하였다. 다만 인시튜 p-형 도프트 폴리 Si1 -xGex막이 유전막이 아닌 TiN막 위에 형성되는 점을 달리하였다. 본 발명과 비교하기 위해서 종래의 n-형 도프트폴리 실리콘막도 TiN막 위에 530℃에서 증착하였다. 본 발명에 따른 인시튜 p-형 도프트 폴리 Si1 - xGex막에 대해서는 활성화 열처리를 진행하지 않았고, 종래의 n-형 도프트폴리 실리콘막에 대해서는 여러 조건으로 활성화 열처리를 진행하였다. 이들 막에 대한 실험 조건과 평가 데이터를 다음의 표 2에 정리하였다.
TiN막/n-형 도프트폴리 실리콘막 TiN막/인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2막 TiN막/인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5막
증착 설비 LPCVD 퍼니스 타입 설비 LPCVD 퍼니스 타입 설비 LPCVD 퍼니스 타입 설비
증착 온도(℃) 530 425 425
증착 속도 (Å/분) 10 19 27
증착 시간 (분) 180 94 66
활성화 열처리 × 550℃ 30분 580℃ 30분 600℃ 10분 × ×
최대 면저항 (Ω/square) 100.5 99.6 74.2 32.8 137.9 61.9
최소 면저항 (Ω/square) 79.8 80.2 71 31.1 112.7 57.0
면저항 (Ω/square) 89.5 87.3 72.4 31.9 128.0 59.8
상기 표 2에서와 같이, Si0 .8Ge0 .2인 경우 증착 속도는 19Å/분으로 평가되었고 Si0 .5Ge0 .5인 경우 증착 속도는 27Å/분으로 평가되었다. 따라서, 1800Å 정도 두께의 막을 얻기 위하여, Si0 .8Ge0 .2인 경우 증착 시간은 94분 정도, Si0 .5Ge0 .5인 경우 증착 시간은 66분 정도가 필요하였다. 종래 도프트폴리 실리콘의 경우에는 증착 속도가 10Å/분 정도이어서, 비슷한 두께의 막을 얻으려면 180분 정도가 필요하였다. 따라서, 본 발명에 따라 p-형 도프트 폴리 Si1 - xGex막을 상부전극에 사용한다면 공정 시간이 대폭 감소될 것으로 기대된다.
또한 면저항 평가 결과로부터, 본 발명의 Si0 .5Ge0 .5는 별도의 활성화 열처리를 실시하지 않았음에도 종래 도프트폴리 실리콘을 580℃에서 30분 열처리 또는 600℃에서 10분 열처리하여야 얻을 수 있는 결과와 비슷한 결과를 얻을 수 있음을 알 수 있다. 이와 같이, 본 발명의 의할 경우에는 증착 온도가 425℃만 되어도 증착과 동시에 활성화가 되는 것으로 기대할 수 있으므로, 종래에 비하여 105℃ 정도 낮은 공정 온도에서 진행할 수 있다. 따라서, 본 발명에 의하면 저온에서 짧은 시간 안에 증착할 수 있게 됨에 따라 커패시터에의 열적 부담이 감소된다.
실험예 6
도 13은 상기와 같이 증착한 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2와 Si0.5Ge0.5에 대하여 활성화 열처리를 실시할 경우에 저항 변화가 어떻게 되는지를 도시한 그래프이다. 도 13에서 가로축은 활성화 열처리 여부를 나타내고, 세로축은 면저항을 나타낸다. 먼저 ①은 바로 증착된 상태이고, ②는 530℃에서 30분 동안 열처리를 진행한 경우이다. 도 13에서 볼 수 있는 것과 같이, Ge 양이 상대적으로 작은 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2에서는 바로 증착된 상태의 면저항이 120Ω/square 정도이고, Ge 양이 상대적으로 많은 인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5에서는 바로 증착된 상태의 면저항이 60Ω/square 정도이다. 따라서, 어느 정도까지는 Ge의 양이 많을수록 면저항 면에서 유리한 것으로 평가되었다.
그리고, 인시튜 p-형 도프트 폴리 Si0 .8Ge0 .2에서는 활성화 열처리 후에 면저항이 100Ω/square 정도로 감소되는데, 인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5에서는 면저항이 감소하기는 하나 그 변화량이 미미한 것을 볼 수 있다. 따라서, 인시튜 p-형 도프트 폴리 Si0 .5Ge0 .5는 425℃에서 바로 증착한 상태의 것이라도 활성화 열처리한 것과 비슷한 면저항 특성을 가지는 것을 기대할 수 있고, 이는 증착과 동시에 저온에서 활성화가 이루어진 것이라고 평가할 수 있다.
실험예 7
450, 470, 490 및 520℃의 온도에서 일반적인 LPCVD 설비를 이용하여 폴리 Si1-xGex막을 증착하면서 인시튜로 P 도핑을 실시하였다. SiH4와 GeH4를 소오스 가스로 이용하되 GeH4 유량을 달리하면서 4-5분 가량 폴리 Si1 - xGex막을 증착하였다. GeH4는 수소나 질소 등에 10%로 희석하여 공급하였다(이하, 10% GeH4로 표시). P 도핑 농도는 약 3×1020cm-3 정도로 하였고, 결과물인 n형 도프트 폴리 Si1 - xGex막에 대하여 별도의 열처리는 실시하지 않았다.
도 14는 LPCVD 방법에 의해 증착된 n형 도프트 폴리 Si1 - xGex막의 GeH4 유량 증가에 따른 비저항 특성을 나타낸 그래프이다. 도 14에서 가로축은 10% GeH4 유량을 나타내고, 세로축은 비저항을 나타낸다. 도 14에서 볼 수 있는 것과 같이, n형 도프트 폴리 Si1 - xGex막의 비저항은 GeH4 유량과 함께, 즉 x의 증가와 함께 감소한다. 특히 낮은 증착 온도인 450℃에서도 안정된 비저항을 확보할 수 있는 것으로 보아 이러한 저온에서도 도프트 폴리 Si1 - xGex막은 증착과 동시에 도펀트의 활성화가 이루어졌음을 알 수 있다.
한편 도 14에서 살펴보면, 각 실험 온도에 대하여 비정질 상태에서는 GeH4의 함량이 증가함에 따라 비저항이 급격히 떨어지며, 결정화된 후에는 GeH4의 함량이 증가하더라도 비저항의 변화가 적은 것을 알 수 있다. 예를 들어 450℃의 온도에서 증착된 폴리 Si1 - xGex막의 경우에는 Ge의 함량이 약 40% 수준에서 결정화가 이루어지며, 520℃의 온도에서 증착된 폴리 Si1 - xGex막의 경우에는 Ge의 함량이 약 15% 수준에서 결정화가 이루어짐을 알 수 있다. 즉, 별도의 열처리를 수행하지 않더라도 증착온도가 높을 수록 저머늄의 함량이 낮아도 결정화가 이루어지며, 반대로 증착온도가 낮을수록 저머늄의 함량이 많아야 결정화가 이루어짐을 알 수 있다. 따라서 Ge의 함량이 약 10% 정도에 대하여 Si1 - xGex막의 결정화가 이루어지려면 증착온도가 조금 높거나 증착후 결정화를 위한 열처리를 통하여 달성할 수 있을 것이다.
실험예8
전술한 도 8에서 보여지듯이 도프트 폴리 Si1 - xGex막(54) 내의 Ge의 함량에 따라 금속 콘택플러그(85) 형성을 위한 콘택홀(79)의 식각 프로파일의 변화를 살펴보았다.
실험은 실리콘 기판 위에 산화막을 약 1000Å 증착한 후 도 7에서와 같은 공정 조건하에서 Ge의 함량을 변화시키면서 Si1 - xGex막 및 P-TEOS막을 각기 2500, 15000Å을 증착하였다. 이어서 금속 콘택플러그를 위한 콘택홀을 한정하는 마스크 패턴을 형성한 후, 건식 식각에 의해 Si1 - xGex막을 노출시키는 콘택홀을 형성하고, 통상의 애싱 공정과 아민계열의 유기 스트리퍼를 이용하여 스트립 공정을 수행하였다.
도 15는 Si1 - xGex막 내에 함유된 Ge의 함량에 따라 콘택홀 바닥 부근에서의 수평 방향으로의 과식각량을 도시한 그래프이며, Ge의 함량이 증가할수록 과식각량이 증가하며, Ge의 함량이 약 50% 이하인 경우 수평방향으로의 식각량이 매우 적음을 알 수 있다.
도 16은 Si1 - xGex막 내에 함유된 Ge의 함량에 따라 유기 스트리퍼에 대한 식각율을 나타낸 그래프이다. 그래프에서 알 수 있듯이 Si1 - xGex막의 유기 스트리퍼에 대한 식각율은 매우 작음을 알 수 있다. 그러나 금속 콘택플러그를 위한 콘택홀 식각시 플라즈마에 의한 데미지로 인하여 후속되는 스트립 공정에 의해 콘택홀 하부의 바닥에서 수평 방향으로의 과식각(overetch)이 일어날 가능성이 있음을 알 수 있으며, Si1 -xGex막 내의 Ge의 함량이 증가할수록 수평 방향의 과식각이 심하여 식각 프로파일이 불량해짐을 예상할 수 있다.
도 17a는 Si0 .35Ge0 .65에 대하여 콘택홀 형성 공정후 식각 프로파일을 나타내는 VSEM(Vertical SEM) 사진이며, 도 17b는 Si0 .74Ge0 .26에 대한 VSEM 사진이다.
도 17a 및 도 17b에서 보여지듯이 Ge의 함량이 약 65% 정도에서는 식각 프로파일이 매우 불량하지만, Ge의 함량이 약 26%에서는 식각 프로파일이 매우 양호함을 알 수 있다. 콘택홀의 식각 프로파일이 불량해질수록 후속되는 베리어메탈(예를 들어, Ti/TiN)과 금속(예를 들어, W)의 스텝커버리지가 불량하여 금속 콘택플러그의 접촉 불량 내지는 접촉 저항이 증가된다는 문제점이 있다.
도 14 및 도 15를 비교해 보면, 커패시터의 유전막의 열화가 일어나지 않도록 폴리 Si1 - xGex막을 가급적 저온에서 형성하기 위해서는 Ge의 함량이 증가되는 것이 유리하지만, 콘택홀 내에서의 수평 방향의 과식각량을 줄이기 위해서는 Ge의 함량이 감소되는 것이 유리함을 알 수 있다. 따라서 Si1 - xGex막 내의 Ge의 함량은 상기의 이유로 트레이드오프(trade-off) 관계에서 결정되는 것이 바람직하다.
본 발명에서는 상부전극으로 사용되는 Si1 - xGex막을 약 550℃ 이하, 바람직하게는 약 500 ℃ 이하의 비교적 저온에서 증착하는 것을 고려할 때 Si1 - xGex막 내의 Ge의 함량이 약 10% 이상, 바람직하게는 약 15% 이상 되도록 설정하며, 콘택홀 하부에 형성되는 수평 방향의 과식각량을 허용 범위내로 가져가기 위해서는 Si1 - xGex막 내의 Ge의 함량이 약 70% 이하, 바람직하게는 약 60% 이하가 되도록 설정할 수 있다. 비록 도 17a에서는 Ge의 함량이 약 65% 정도에서도 식각 프로파일이 불량하지만 본 발명에서는 콘택홀 식각 공정의 조건을 조절하면 Ge의 함량이 약 70% 이하에서도 양호한 식각 프로파일을 얻을 수 있었다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 예를 들어, 본 실시예에서는 커패시터 구조를 실린더 형태에 대하여 설명하였지만, 컨케이브(concave)형, 스택(stack)형 등의 다양한 커패시터 구조에 대하여 적용할 수 있다.
상술한 본 발명에 의하면, TiN막과 같은 금속막과 도프트 폴리 Si1-xGex막을 적층하여 상부전극을 형성하거나, 금속막으로 이루어진 하부전극과 도프트 폴리 Si1-xGex막으로 이루어진 상부전극을 형성하여 커패시터를 저온 공정으로 제조할 수 있으며, 도프트 폴리 Si1-xGex막은 550℃ 이하의 저온에서 활성화된 상태로 증착이 되거나, 550℃ 이하의 온도에서 활성화가 가능하기 때문에 종래 600℃ 이상의 고온에서 진행되어야 하는 커패시터 공정과 비교하여 유전막의 열화를 감소시켜 커패시터의 누설전류 특성을 현저하게 개선할 수 있다.
또한, 본 발명에 의하면 상부전극을 금속배선과 연결하는 금속 콘택플러그를 형성할 때 콘택홀 식각시 상부전극이 식각정지막으로서의 역할을 충분히 수행하여 양호한 식각 프로파일을 얻을 수 있다.

Claims (37)

  1. Ge의 함량이 10 내지 70% 포함된 폴리 Si1 - xGex층;
    상기 폴리 Si1 - xGex층 상에 형성되며, 상기 폴리 Si1 - xGex층의 일부를 노출시키는 콘택홀이 형성된 층간절연층;
    상기 층간절연층 내에 형성된 상기 콘택홀을 매립하는 금속 콘택플러그; 및
    상기 층간절연층 위로 상기 금속 콘택플러그와 연결된 배선층;
    을 포함하는 반도체 배선 구조.
  2. 제1항에 있어서, 상기 폴리 Si1 - xGex층 내의 상기 Ge의 함량은 15 내지 60%인 것을 특징으로 하는 반도체 배선 구조.
  3. 제1항에 있어서, 상기 폴리 Si1 - xGex층은 550℃ 이하에서 형성된 n-형 또는 p-형 불순물이 도프트된 도프트 폴리 Si1 - xGex층인 것을 특징으로 하는 반도체 배선 구조.
  4. 제1항에 있어서, 상기 층간절연층은 플라즈마 증착 산화물층임을 특징으로 하는 반도체 배선 구조.
  5. 제1항에 있어서, 상기 콘택홀은 상기 폴리 Si1 - xGex층 내로 일정한 깊이 만큼 신장된 것을 특징으로 하는 반도체 배선 구조.
  6. 제1항에 있어서, 상기 금속 콘택플러그는 텅스텐을 포함하는 것을 특징으로 하는 반도체 배선 구조.
  7. 제1항에 있어서, 상기 콘택홀 내부에는 상기 금속 콘택플러그와 접하는 베리어메탈이 더 형성된 것을 특징으로 하는 반도체 배선 구조.
  8. 커패시터의 하부전극;
    상기 하부전극의 표면 상에 형성된 유전막;
    상기 유전막 상에 형성되며 도프트 폴리 Si1 - xGex층을 포함하는 커패시터의 상부전극;
    상기 도프트 폴리 Si1 - xGex층 상에 형성되며, 상기 폴리 Si1 - xGex층의 일부를 노출시키는 콘택홀이 형성된 층간절연물층;
    상기 콘택홀을 매립하는 금속 콘택플러그; 및
    상기 금속 콘택플러그와 연결되며 상기 층간절연물층 위로 형성된 배선층;
    을 포함하는 커패시터를 포함하는 반도체 소자.
  9. 제8항에 있어서, 상기 하부전극은 폴리실리콘막으로 이루어진 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  10. 제9항에 있어서, 상기 유전막은 HfO2막, Al2O3막 또는 Al2O3/HfO2 복합막 중의 어느 하나인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  11. 제8항에 있어서, 상기 하부전극은 금속막으로 이루어진 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  12. 제11항에 있어서, 상기 유전막은 HfO2막, Al2O3막, Al2O3/HfO2 복합막, HfO2/Al2O3복합막, ZrO2막, Zr02/Al2O3 복합막, 란타나이드(lanthanide)계 산화물, SrTiO3막 또는 (Ba, Sr)TiO3막 및 이들 막의 조합으로 이루어진 그룹 중의 어느 하나인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  13. 제8항에 있어서, 상기 상부전극은 상기 유전막상에 형성된 TiN, WN, TaN, Cu, W, Al, 귀금속, 귀금속 산화물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 금속막과 상기 금속막상에 형성된 상기 도프트 폴리 Si1 - xGex층을 포함하 는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  14. 제8항에 있어서, 상기 도프트 폴리 Si1 - xGex층에서 x의 범위는 0.1≤x≤0.7인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 x의 범위는 0.15≤x≤0.6인 것을 특징으로 하는 반도체 소자.
  16. 제8항에 있어서, 상기 도프트 폴리 Si1 - xGex막의 두께는 1000 내지 2500Å인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  17. 제13항에 있어서, 상기 TiN막의 두께는 50 내지 150Å인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  18. 제8항에 있어서, 상기 층간절연물층은 플라즈마 증착 산화물층임을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  19. 제8항에 있어서, 상기 콘택홀은 상기 도프트 폴리 Si1 - xGex층 내로 일정한 깊이 만큼 신장된 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  20. 제8항에 있어서, 상기 금속 콘택플러그는 텅스텐을 포함하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  21. 제8항에 있어서, 상기 콘택홀 내부에는 상기 금속 콘택플러그와 접하는 베리어메탈이 더 형성된 것을 특징으로 하는 커패시터를 포함하는 반도체 소자.
  22. 커패시터의 하부전극을 형성하는 단계;
    상기 하부전극 표면 상에 유전막을 형성하는 단계;
    상기 유전막 상에 도프트 폴리 Si1 - xGex막을 포함하는 커패시터의 상부전극을 형성하는 단계;
    상기 상부전극 상에 평탄화된 층간절연물층을 형성하는 단계;
    상기 층간절연물층의 일부를 식각하여 상기 도프트 폴리 Si1 - xGex막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하여 금속 콘택플러그를 형성하는 단계; 및
    상기 금속 콘택플러그와 연결된 배선층을 형성하는 단계;
    를 포함하는 커패시터를 포함하는 반도체 소자의 제조방법.
  23. 제22항에 있어서, 상기 하부전극은 도프트 폴리실리콘막 또는 금속막으로 이 루어진 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  24. 제22항에 있어서, 상기 유전막은 HfO2막, Al2O3막 또는 Al2O3/HfO2 복합막, ZrO2막, Zr02/Al2O3 복합막, 란타나이드(lanthanide)계 산화물, SrTiO3막 또는 (Ba, Sr)TiO3막 및 이들 막의 조합으로 이루어진 그룹 중의 어느 하나인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  25. 제22항에 있어서, 상기 상부전극은 상기 유전막과 접하는 TiN, WN, TaN, Cu, W, Al, 귀금속, 귀금속 산화물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 금속막을 더 포함하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  26. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex층은 n-형 또는 p-형 도펀트가 인시튜로 도프된 것임을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  27. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex층에서 x의 범위는 0.1≤x≤0.7인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  28. 제27항에 있어서, 상기 x의 범위는 0.15≤x≤0.6인 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  29. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex층은 550℃ 이하의 온도에서 증착되는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  30. 제29항에 있어서, 상기 도프트 폴리 Si1 - xGex층은 350 내지 500℃ 온도 범위에서 증착되는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  31. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex층을 증착한 후, 상기 도프트 폴리 Si1 - xGex층의 활성화를 위한 열처리를 수행하지 않는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  32. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex층을 증착한 후 400 내지 550℃ 의 온도에서 상기 도프트 폴리 Si1 - xGex층의 활성화를 위한 열처리를 더 수행하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  33. 제22항에 있어서, 상기 도프트 폴리 Si1 - xGex막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 SiH4와 GeH4 가스를 사용하여 형성하며 도펀트로 PH3, AsH3, BCl3 또는 B2H6를 사용하여 도핑하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  34. 제22항에 있어서, 상기 층간절연물층은 플라즈마 증착 산화물층임을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  35. 제22항에 있어서, 상기 콘택홀은 상기 도프트 폴리 Si1 - xGex층 내로 일정한 깊이 만큼 신장되도록 과식각된 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  36. 제22항에 있어서, 상기 콘택홀을 형성한 후, 아민계의 유기 스트리퍼로 스트립 공정을 수행하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
  37. 제22항에 있어서, 상기 콘택홀 내부에는 상기 금속 콘택플러그를 형성하기 전에 상기 콘택홀 내부에 베리어메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터를 포함하는 반도체 소자의 제조방법.
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