KR20020052455A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, Ta2O5막을 유전막으로 사용하는 엠.아이.엠.(metal-insulator-metal, MIM)구조의 캐패시터 형성공정에서 플레이트전극을 TiN막과 W막의 적층구조로 형성한 다음, 후속공정을 실시함으로써 후속 금속배선 콘택홀을 형성하기 위한 식각공정에서 과도식각에 의해 플레이트전극이 손상되는 것을 방지하는 동시에 금속배선 콘택의 깊이를 최소화할 수 있으므로 금속배선 간에 누설전류가 발생하는 것을 억제하고, 소자 동작 속도를 증가시키는 기술이다.

Description

반도체 소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게 아날로그 논리 소자의 엠.아이.엠(metal-insulator-metal, MIM) 구조에서의 캐패시터 플레이트전극을 TiN막과 W막의 적층구조로 형성함으로써 후속 금속배선 콘택을 형성하기 위한 식각공정에서 캐패시터의 플레이트전극이 식각되는 것을 방지하는 기술에 관한 것이다.
일반적으로, 캐패시터 용량은로 알려져 있다. 따라서 용량(C)를 극대화 시키는 방법은 면적(A)를 넓게 하거나, 전극판 간격(d)를 좁게 하거나 또는 유전 상수가 높은 물질을 사용하는데 유전 상수가 높은 물질은 예를 들어 Ta2O5, TiO2, SrTiO3등이 있으나, 상기 박막의 특성이나 신뢰도에서 그 특성이 우수하지 못하다.
또한, 면적(A)를 극대화시키는 방향으로 기술들이 개발되고 있으나, 제한된 셀 면적에서 (A)를 극대화시키면 저장전극의 높이가 증가하거나, 제조공정이 복잡해진다.
한편, 종래의 아날로그(analog) 캐패시터 구조는 다결정실리콘막/절연막/다결정실리콘막 전극구조로 이루어져 있다. 이 경우 폴리실리콘막에 불순물을 주입하여 전극(electrode)역활을 충분히 할 수 있도록 해주고 있으나, 전극에 전압 인가시 폴리실리콘막 전극의 소모(depletion)로 인해 전압계수(voltage coefficient) 특성의 악화를 가져온다.
따라서, 이를 해결하기 위해서는 전극 소모가 없는 금속박막 전극을 사용하고, 금속박막과 금속박막 사이에 고유전율을 갖는 박막을 유전막으로 사용하였다.
상기와 같이 고유전율을 갖는 박막 중 Ta2O5박막은 기존에 사용되는 유전막인 ONO(oxide-nitride-oxide)막보다 5배 정도 큰 유전율을 가지므로 1G 이상의 고집적도가 요구되는 DRAM의 유전막으로서 연구가 진행되고 있다.
상기 Ta2O5박막을 화학기상증착(chemical mechanical polishing, CMP)방법으로 증착하는 경우, 유기 금속(metal-organic) 소오스 내에 들어 있는 유기 불순물(organic impurity)인 탄소(C)와 수소(H)를 다량 포함하고 있다. 또한, 박막의 결정성도 나빠서 소자에 적용되기 위해서는 반드시 적절한 열공정을 거쳐야 한다. 이러한 열공정에는 450℃ 이하에서 진행하는 저온 열공정으로서 산화분위기 하에서 UV/O3처리 또는 플라즈마처리공정과, 500℃ 이상에서 진행하는 고온 열공정으로서 급속열처리(RTP)공정 또는 퍼니스(furnace) 열처리공정 등이 있다.
그러나, 상기 열공정의 온도가 너무 높으면 하부전극 구조가 산화되어 캐패시터 특성이 급격히 나빠진다.
종래기술에 따른 반도체소자의 제조방법에서, 상기 Ta2O5박막을 유전막으로 사용하는 캐패시터에서 W막, TiN막 등의 금속박막과 Pt막, Ru막, Ir막 계의 귀금속(noble metal)박막이 저장전극 및 플레이트전극으로 사용되고 있다.
상기 귀금속박막은 실리콘과 산소이 쉽게 확산되거나, 쉽게 반응하여 원하지 않는 화합물을 형성한다. 그래서, 고유전막으로 실리콘이 확산되거나 산소가 결핍되면 유전막의 특성이 열화된다.
또한, 상기 TiN막은 증착공정이 잘 정립되어 기존 공정을 사용할 수 있으나, 플레이트 전극 위로 금속배선 콘택을 형성하기 위한 금속배선 콘택홀 식각공정 시 플레이트전극으로 사용되는 TiN막이 산화막과 선택비가 부족하여 과도하게 식각되는 문제점이 있다.
도 1 은 종래기술에 따라 형성된 반도체소자를 도시하는 사진으로서, TiN막을 캐패시터의 플레이트전극으로 사용하는 경우 금속배선 콘택홀을 형성하기 위한 식각공정 후 금속배선 콘택홀이 플레이트전극을 통하여 반도체기판 까지 형성된 것을 도시한다. 이때, 금속배선 콘택을 형성한 후 플레이트전극과 반도체기판이 쇼트(short)되어 소자가 동작되지 않는 문제점이 발생한다. (도 1 참조)
또한, 상기 식각공정이 층간절연막 중에서 정지된 경우, 금속배선 콘택이 층간절연막 간 누설전류의 원인이 될 수 있고, interlayer 캐패시턴스가 증가되어 RC time 지연이 증가되는 문제점이 발생한다.
본 발명은 상기한 문제점을 해결하기 위하여, Ta2O5막을 유전막으로 사용하는 MIM 구조의 캐패시터에서 플레이트전극을 TiN막과 W막의 적층구조로 형성하고, 층간절연막을 형성하여 층간절연막과 TiN막 간의 식각선택비 차이를 증가시켜 한 다음, 후속 금속배선 콘택홀을 형성하기 위한 식각공정 시 과도식각에 의해 캐패시터의 전기적 특성이 열화되는 것을 방지하고, 그에 따른 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따라 형성된 반도체소자를 도시하는 사진.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 제조공정도
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 제1층간절연막
15 : 저장전극 콘택플러그 17 : 확산방지막패턴
19 : 식각방지막 21 : 코아절연막
23 : 저장전극 25 : Ta2O5막
27 : 플레이트 TiN막 29 : 플레이트 W막
31 : 제2층간절연막
상기 목적을 달성하기 위해 본 발명에 따르면,
소정의 하부 구조물을 구비하는 반도체 기판 상부에 저장전극 콘택홀이 구비되는 제1층간절연막 패턴을 형성하는 공정과,
상기 저장전극 콘택홀에 다결정실리콘층패턴과 확산방지막패턴을 매립하여 저장전극 콘택플러그를 형성하는 공정과,
전체표면 상부에 상기 저장전극 콘택플러그를 노출시키는 동시에 저장전극으로 예정되는 부분을 노출시키는 식각방지막패턴과 코아절연막패턴의 적층구조를 형성하는 공정과,
전체표면 상부에 제1TiN막을 형성하는 공정과,
상기 제1TiN막을 상부를 제거하여 상기 저장전극 콘택플러그와 접속되는 저장전극을 형성하는 공정과,
전체표면 상부에 고유전막을 형성하는 공정과,
상기 고유전막 상부에 제2TiN막과 W막의 적층구조로 플레이트전극을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 제2층간절연막 및 제1층간절연막패턴을 식각하여 금속배선 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체기판(11) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터 및 비트선 등을 형성하고, 전체표면 상부에 산화막 재질의 제1층간절연막(13)을 형성한다.
다음, 상기 반도체기판(11)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 상기 제1층간절연막(13)을 식각하여 저장전극 콘택홀을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층을 형성한다.
다음, 상기 다결정실리콘층을 식각하여 상기 저장전극 콘택홀 내부에 플러그 형태의 다결정실리콘층패턴(15)을 형성하되, 상기 저장전극 콘택홀 상부에 소정 깊이의 홈이 형성되도록 한다.
그 다음, 전체표면 상부에 Ti막을 소정 두께 형성하고, 열처리 공정을 실시하여 상기 다결정실리콘층패턴(15) 상부의 Ti막을 실리사이드화시켜 TiSix막을 형성한다. 이때, 상기 TiSix막은 상기 다결정실리콘층패턴(15)와 후속공정으로 형성되는 저장전극 간의 접촉저항을 감소시키는 역할을 한다.
다음, 전체표면 상부에 확산방지막인 TiN막을 형성한다. 이때, 상기 TiN막 대신 TiAlN막 또는 TiSiN막을 사용할 수도 있다.
그 다음, 상기 TiN막과 제1층간절연막(13) 상에 실리사이드화되지 않은 Ti막을 전면식각공정 또는 CMP공정으로 제거하여 다결정실리콘층패턴(15)과 확산방지막패턴(17)으로 구성되는 콘택플러그를 형성한다. (도 2a 참조)
다음, 전체표면 상부에 식각방지막(19)을 형성한다.
그 다음, 상기 식각방지막(19) 상부에 코아절연막(21)을 8000 ∼ 14000Å 두께로 형성한다. (도 2b 참조)
다음, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 코아절연막(21)과 식각방지막(19)을 식각하여 상기 콘택플러그를 노출시킨다. (도 2c 참조)
그 다음, 전체표면 상부에 하부전극으로 사용되는 제1TiN막을 CVD방법으로 150 ∼ 400Å 두께 형성한다.
다음, 상기 제1TiN막의 상부를 식각하여 저장저극(23)을 형성한다. (도 2d 참조)
그 다음, 전체표면 상부에 유전막으로 Ta2O5막(25)을 형성한다. 상기 Ta2O5막(25)은 CVD방법을 이용하여 100 ∼ 150Å 두께로 형성한다.
다음, 상기 Ta2O5막(25)에 부족한 산소를 첨가해주기 위하여 350 ∼ 450℃의 산화분위기에서 UV/O3처리 또는 플라즈마처리공정으로 실시하고, 상기 Ta2O5막(25)의 결정성을 향상시키기 위하여 550 ∼ 650℃ 에서 진행하는 고온 열공정으로서 급속열처리(RTP)공정 또는 퍼니스(furnace) 열처리공정으로 실시한다. 상기와 같이 상기 Ta2O5막(25)을 열처리함으로써 유전율을 향상시키고 누설전류를 줄일 수 있다.
다음, 상기 Ta2O5막(25) 상부에 제2TiN막(27)을 소정 두께 형성한 후, 상기 제2TiN막(27) 상부에 W막(29)을 형성한다. 이때, 상기 제2TiN막(27)은 500 ∼ 680℃에서 CVD방법으로 200 ∼ 500Å 두께 형성하고, 상기 W막(29)은 300 ∼ 15000Å 두께로 형성한다. 이때, 상기 W막(29)은 후속 금속배선 콘택홀을 형성하기 위한 식각공정에서 식각장벽으로 사용된다. (도 2e 참조)
그 다음, 플레이트전극으로 예정되는 부분을 보호하는 플레이트전극 마스크를 식각마스크로 상기 W막(29), 제2TiN막(27) 및 Ta2O5막(25)을 식각한다.
다음, 전체표면 상부에 제2층간절연막(31)을 2000 ∼ 4000Å 두께로 형성한다. (도 2f 참조)
그 후, 도시되어 있지는 않지만 비트라인 및 플레이트전극에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 제2층간절연막(31) 및 제1층간절연막(13)을 식각하여 금속배선 콘택홀을 형성한다. 이때, 상기 식각공정은 식각타겟을 20000 ∼ 26000Å으로 설정하여 실시된다.
상기한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, Ta2O5막을 유전막으로 사용하는 엠.아이.엠.(metal-insulator-metal, MIM)구조의 캐패시터 형성공정에서 플레이트전극을 TiN막과 W막의 적층구조로 형성한 다음, 후속공정을 실시함으로써 후속 금속배선 콘택홀을 형성하기 위한 식각공정에서 과도식각에 의해 플레이트전극이 손상되는 것을 방지하는 동시에 금속배선 콘택의 깊이를 최소화할 수 있으므로 금속배선 간에 누설전류가 발생하는 것을 억제하고, 소자 동작 속도를 증가시키는 이점이 있다.

Claims (8)

  1. 소정의 하부 구조물을 구비하는 반도체 기판 상부에 저장전극 콘택홀이 구비되는 제1층간절연막 패턴을 형성하는 공정과,
    상기 저장전극 콘택홀에 다결정실리콘층패턴과 확산방지막패턴을 매립하여 저장전극 콘택플러그를 형성하는 공정과,
    전체표면 상부에 상기 저장전극 콘택플러그를 노출시키는 동시에 저장전극으로 예정되는 부분을 노출시키는 식각방지막패턴과 코아절연막패턴의 적층구조를 형성하는 공정과,
    전체표면 상부에 제1TiN막을 형성하는 공정과,
    상기 제1TiN막을 상부를 제거하여 상기 저장전극 콘택플러그와 접속되는 저장전극을 형성하는 공정과,
    전체표면 상부에 고유전막을 형성하는 공정과,
    상기 고유전막 상부에 제2TiN막과 W막의 적층구조로 플레이트전극을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 상기 제2층간절연막 및 제1층간절연막패턴을 식각하여 금속배선 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 확산방지막은 TiN막, TiAlN막, TiSiN막 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1TiN막은 CVD방법으로 100 ∼ 150Å 두께 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 Ta2O5막은 CVD방법으로 100 ∼ 150Å 두께 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 Ta2O5막은 형성한 후 550 ∼ 650℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2TiN막은 500 ∼ 680℃의 온도에서 CVD방법으로 200 ∼ 500Å 두께 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 W막은 300 ∼ 15000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2층간절연막은 2000 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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