KR20030035815A - 용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법 - Google Patents

용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법 Download PDF

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KR20030035815A
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Abstract

열처리에 의한 상부 전극과 캐패시터 유도체막과의 계면에서의 막 박리나 캐패시터 특성의 열화를 방지할 수 있는 용량 소자 및 그 제조 방법과 이러한 용량 소자를 갖는 반도체 장치의 제조 방법을 제공한다. 기판 상에, 금속으로 이루어지는 하부 전극을 형성하는 공정과, 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 캐패시터 유전체막 상에 금속막을 피착하는 공정과, 금속막을 패터닝하여 금속막으로 이루어지는 상부 전극을 형성하는 공정을 포함하는 용량 소자의 제조 방법으로서, 금속막의 피착 후, 금속막의 패터닝 전에, 수소를 함유하는 분위기 중에서 열처리를 행한다. 이것에 의해 상부 전극과 캐패시터 유전체막 사이의 밀착성을 향상시킬 수 있을 뿐만 아니라, 캐패시터 특성을 향상시킬 수 있다.

Description

용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법{CAPACITOR, METHOD FOR FABRICATING THE CAPACITOR, AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 MIM(금속-절연막-금속) 구조를 갖는 용량 소자에 관한 것으로, 특히, 열처리에 따른 전극과 캐패시터 유전체막과의 계면에서의 막 박리나 캐패시터 특성의 열화를 방지할 수 있는 용량 소자 및 그 제조 방법과 이러한 용량 소자를 갖는 반도체 장치의 제조 방법에 관한 것이다.
DRAM은 1 트랜지스터, 1 캐패시터로 구성할 수 있는 반도체 기억 장치로서, 종래부터 고밀도·고집적화된 반도체 기억 장치를 제조하기 위한 구조나 제조 방법이 다양하게 검토되고 있다. 특히, 캐패시터의 점유 면적은 디바이스의 집적화에 많은 영향을 주기 때문에, 단위 면적당 축적 용량을 어떻게 하여 증가시킬지가 매우 중요하다. 이 때문에, 최근 개발이 행해지고 있는 기가비트급의 기억 용량을 갖는 DRAM에서는, 캐패시터에 따른 점유 면적을 줄이기 위해, 종래부터 널리 이용되고 있는 실리콘 산화막이나 실리콘 질화막보다도 유전률이 큰 금속 산화물을 캐패시터 유전체막으로서 채용하는 것이 검토되어 있다. 이러한 산화물 유전체막으로서는 탄탈 산화막, BSTO막, STO막, PZT막 등의 산화물 유전체막이 검토되고 있다.
캐패시터 유전체막으로서 이들 산화물 유전체막을 이용하는 경우, 통상적으로 그 성막에는 CVD법이 이용되었다. 이것은, CVD에 의해 형성한 막이 높은 유전률을 갖는 점, 누설 전류가 작은 점 및 스텝 커버리지가 우수한 막을 형성할 수 있는 점에 의한다. 또한, 전극 재료로서는, 루테늄(Ru) 등의 귀금속 재료가 이용되었다. 이것은, 귀금속막이 산화물 유전체막과의 밀착성이 뛰어날 뿐만 아니라, 일함수 차가 커서 누설 전류가 작은 캐패시터를 구성할 수 있기 때문이다.
그러나, 본원 발명자 등이 다양하게 검토를 행한 바, 산화물 유전체막 상에 금속 재료로 이루어지는 상부 전극을 형성한 경우, 그 후에 행하는 열처리에 의해 산화물 유전체막과 상부 전극과의 계면에서 막 박리가 생긴다는 사실이 판명되었다.
또한, 통상의 반도체 공정에서는 최상층의 패시베이션막을 형성한 후에 트랜지스터의 특성 향상을 위해 포밍 가스 분위기 중에서의 열처리를 행하지만, 이 열처리에 의해 캐패시터의 전기 특성이 열화되는 경우가 있었다.
본 발명의 목적은, 상부 전극과 산화물 유전체막 사이에서의 막 박리를 방지할 뿐만 아니라, 캐패시터 특성의 열화를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 포밍 가스 분위기 중에서의 열처리 전후에서의 캐패시터 내의 탄소 및 산소의 분포를 2차 이온 질량 분석법을 이용하여 측정한 결과를 도시한 그래프.
도 2는 상부 전극의 형성 후에 열처리를 행한 시료를 주사형 전자 현미경으로 관찰한 결과를 도시한 도면.
도 3은 캐패시터의 누설 전류를 측정한 결과를 도시한 그래프.
도 4는 캐패시터의 누설 전류를 측정한 결과를 도시한 그래프.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 도시한 평면도.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 도시한 개략 단면도.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정단면도.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도.
도 18은 반도체 장치의 단면 구조를 주사형 전자 현미경으로 관찰한 결과를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판
12 : 소자 분리막
14 : 게이트 절연막
16 : 다결정 실리콘막
18, 52 : 텅스텐막
20 : 게이트 전극
22, 54 : 실리콘 질화막
24, 26 : 소스/드레인 확산층
28, 56 : 측벽 절연막
30, 40, 58, 66, 70, 84, 90, 102 : 층간 절연막
32, 34, 60, 92, 94, 104 : 컨택트홀
36, 38, 62, 96, 98, 106 : 플러그
48 : 비트선
50, 74 : 밀착층
64, 68 : 에칭 스토퍼막
72 : 개구부
76 : 축적 전극
78 : 캐패시터 유전체막
80 : 루테늄막
82 : TiN막
88 : 플레이트 전극
100, 108 : 배선층
112 : 실리콘 산화막
114 : 실리콘 질화막
상기 목적은, 금속으로 이루어지는 하부 전극과, 상기 하부 전극 상에 형성된 산화물 유전체막으로 이루어지는 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 금속으로 이루어지는 상부 전극을 포함하는 용량 소자로서, 상기 하부 전극 내의 불순물 농도와 상기 상부 전극 내의 불순물 농도가 다른 것을 특징으로 하는 용량 소자에 의해 달성된다.
또한, 상기 목적은, 기판 상에 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속막을 피착하는 공정과, 상기 금속막을 패터닝하여 상기 금속막으로 이루어지는 상부 전극을 형성하는 공정을 포함하는 용량 소자의 제조 방법으로서, 상기 금속막의 피착 후, 상기 금속막의 패터닝 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법으로서도 달성된다.
또한, 상기 목적은, 기판 상에 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속으로 이루어지는 상부 전극을 형성하는 공정을 포함하는 용량 소자의 제조 방법으로서, 상기 상부 전극 내의 산소 농도가 상기 하부 전극 내의 산소 농도보다도 높아지도록, 상기 하부 전극 및 상기 상부 전극의 형성 조건을 제어하는 것을 특징으로 하는 용량 소자의 제조 방법으로서도 달성된다.
또한, 상기 목적은, 반도체 기판 상에 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속막을 피착하는 공정과, 상기 금속막을 패터닝하여 상기 금속막으로 이루어지는 상부 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 금속막을 피착하는 공정 후, 상기 금속막을 패터닝하는 공정 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법으로서도 달성된다.
또한, 상기 목적은, 반도체 기판 상에 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속으로 이루어지는 상부 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 상부 전극을 형성하는 공정 후, 최상층의 패시베이션막을 형성하는 공정 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법으로서도 달성된다.
[본 발명의 원리]
상술한 바와 같이, 산화물 유전체막 상에 금속 재료로 이루어지는 상부 전극을 형성한 경우, 그 후에 행하는 열처리에 의해 산화물 유전체막과 상부 전극과의 계면에서 막 박리가 생기는 것이 판명되었다.
막 박리가 생기는 원인은, 캐패시터 유전체막과 상부 전극 사이의 밀착성이 낮은 것이 그 원인이라고 생각된다. 그래서, 본원 발명자 등이 밀착성이 열화되는 원인에 대하여 예의 검토를 행한 바, 상부 전극을 성막하는 과정에서 막 내에 유입되는 탄소에 기인한다고 추측되었다. 막 내에 유입되는 탄소는, 상부 전극을 구성하는 유기 금속 원료에 함유되는 것으로, CVD법으로 상부 전극을 성막하는 경우에 있어서는 이들을 완전히 제거하는 것은 곤란하다.
그래서, 본 발명에서는, 이하에 설명하는 2가지 방법으로, 캐패시터 유전체막과 상부 전극 사이의 밀착성을 향상시킨다. 이하, 캐패시터 유전체막을 탄탈 산화막에 의해, 상부 전극을 루테늄막에 의해 구성하는 경우를 예로서, 본 발명을 상세히 설명한다.
제1 방법은, 상부 전극이 되는 루테늄막의 피착 후, 이 루테늄막의 패터닝 전에, 포밍 가스 분위기 중에서 열처리를 행하는 방법이다. 또, 여기서, 포밍 가스란, 수소 가스를 함유하는 질소 가스나 아르곤 가스로 구성되는 환원성의 가스로서, 수소 10%도 함유한 가스이다. 포밍 가스 분위기 중에서 열처리를 행함으로써, 루테늄막 내의 탄소를 효과적으로 제거할 수 있다. 이에 따라, 루테늄막과 탄탈 산화막과의 계면 근방에서의 탄소 농도도 대폭 저감되어, 루테늄막과 탄탈 산화막 사이의 밀착성을 향상시킬 수 있다.
포밍 가스 분위기 중에서의 열처리는, 실온∼450℃ 정도의 범위에서 행하는 것이 유효하다. 구체적인 처리 조건은, 상부 전극 내에 함유되는 탄소 농도 등에 따라서 적절하게 설정하는 것이 바람직하다.
도 1은, 포밍 가스 분위기 중에서의 열처리 전후에서의 캐패시터 내의 탄소 및 산소의 분포를 2차 이온 질량 분석법을 이용하여 측정한 결과를 도시한 그래프이다. 도시한 바와 같이 포밍 가스 분위기 중에서의 열처리를 행함으로써, 상부전극을 구성하는 루테늄막 내의 탄소 농도를 대폭 저감시킬 수 있다는 것이 판명되었다.
도 2는 상부 전극의 형성 후에 열처리를 행한 시료를 주사형 전자 현미경을 이용하여 관찰한 결과를 도시한 도면이다. 도 2의 (a)는 상부 전극의 형성 후에 400℃ 1시간의 질소 분위기 중에서의 열처리(N2어닐링)를 행한 경우, 도 2의 (b)는 상부 전극의 형성 후에 400℃ 1시간의 포밍 가스 분위기 중에서의 열처리(FGA)와 400℃ 1시간의 질소 분위기 중에서의 열처리(N2어닐링)를 행한 경우이다.
도시한 바와 같이 질소 분위기 중에서의 열처리만을 행한 시료에서는 상부 전극의 표면에 융기된 영역이 관찰되어 있고, 캐패시터 유전체막과 상부 전극 사이에서 막 박리가 생기고 있는 것이 판명되었다. 한편, 포밍 가스 분위기 중의 열처리와 질소 분위기 중의 열처리를 행한 시료에서는 막 박리는 관찰되어 있지 않고, 포밍 가스 분위기 중에서 열처리를 행함으로써, 그 후에 질소 분위기 중에서 열처리를 행하여도 막 박리가 생기지 않는다는 것이 판명되었다.
표 1은 열처리 조건과 상부 전극의 막 박리와의 관계를 집약한 것이다.
열처리조건 평면형 캐패시터 실린더형 캐패시터
N2300℃ 1h 박리 없음 박리 없음
N2400℃ 1h 박리 박리
N2500℃ 1h 박리 박리
진공 400℃ 1h 박리 박리
O2400℃ 1H 박리 박리
O2450℃ 1h 박리 박리
FGA 400℃ 1h+N2400∼500℃ 1h 박리 없음 박리 없음
FGA 400℃ 1h+O2400∼500℃ 1h 박리 없음 박리 없음
FGA 400℃ 1h+N2400∼500℃ 1h+FGA 400℃ 1h 박리 없음 박리 없음
FGA 400℃ 1h+O2400∼500℃ 1h+FGA 400℃ 1h 박리 없음 박리 없음
표 1에 나타낸 바와 같이, 캐패시터의 형성 후에 행하는 질소 분위기 중, 진공 분위기 중 또는 산소 분위기 중에서의 열처리에서는, 300℃의 저온 열처리의 경우를 제외하고, 다른 모든 조건에서 막 박리가 생겼다. 한편, 캐패시터의 형성 후에 포밍 가스 분위기 중에서의 열처리(FGA)를 행한 것은, 가령 그 후에 질소 분위기 중이나 산소 분위기 중에서의 열처리를 행하여도 막 박리는 생기지 않았다. 이와 같이, 포밍 가스 분위기 중에서의 열처리, 다시 말해 수소를 함유하는 분위기 중에서의 열처리는, 막 박리를 방지하는 데에 있어서 매우 유효한 처리인 것이 판명되었다.
일반적으로, 포밍 가스 분위기 중에서 행하는 열처리는 캐패시터의 전기 특성을 열화하는 것으로서 인식되어 있다. 그러나, 본원 발명자 등이 검토를 행한 바, 루테늄막의 피착 후, 패터닝 전에 행하는 열처리에서는, 오히려 캐패시터의 전기 특성이 향상되는 것이 처음으로 밝혀졌다.
도 3은 캐패시터의 누설 전류를 측정한 결과를 도시한 그래프이다. 도면 중, "As-Formed"는 포밍 가스 분위기 중에서 열처리를 행하지 않는 경우에서의 캐패시터의 전기 특성을 나타내고 있고, "FGA"는 포밍 가스 분위기 중에서 열처리를 행한 경우에서의 캐패시터의 전기 특성을 나타내고 있다. 각 조건에 복수의 선이 포함되어 있는 것은, 각각 29개의 캐패시터의 측정을 행하여, 모든 특성을 묘사하고 있기 때문이다.
도시한 바와 같이 포밍 가스 분위기 중에서의 열처리를 행하고 있지 않는 시료에서는, 특성의 변동 및 누설 전류가 크다. 그러나, 포밍 가스 분위기 중에서의 열처리를 행함으로써, 특성의 변동 및 누설 전류를 모두 대폭 저감시킬 수 있었다.
또, 포밍 가스 분위기 중에서의 열처리는, 상부 전극을 형성하기 위한 패터닝 전에 행하는 것이 중요하다. 상부 전극을 형성하기 위한 패터닝 후에 포밍 가스 분위기 중에서의 열처리를 행한 것으로는, 캐패시터의 전기 특성의 충분한 향상을 기대할 수 없다. 이것에 관해서는 명확한 메카니즘은 파악되어 있지 않지만, 포밍 가스 분위기 중에서의 열처리 전에 패터닝을 행하면, 드라이 에칭에 이용되는 F(불소)나 CF4가 시료 표면에 잔존하고, 이 상태에서 포밍 가스 분위기 중에서의 열처리를 행함으로써 분위기 중에 HF가 생성되어, 탄탈 산화막에 손상을 주는 것으로 추측된다.
또한, 하부 전극 내의 불순물 농도를 경감시키는 관점에서, 하부 전극의 형성 후, 캐패시터 유전체막의 형성 전에, 포밍 가스 분위기 중에서 열처리를 행하도록 하여도 된다.
제2 방법은, 하부 전극을 구성하는 루테늄막의 성막 조건과, 상부 전극을 구성하는 루테늄막의 성막 조건을 바꾸는 방법이다. 구체적으로는, 하부 전극의 성막은 막 내에 유입되는 불순물(탄소나 산소)의 농도가 낮아지는 조건에서 행하고, 상부 전극의 성막은 막 내의 산소 농도가 높아지는 조건에서 행한다.
도 1로부터 명백한 바와 같이, 상부 전극을 형성한 후에 행하는 포밍 가스 분위기 중에서의 열처리에서는, 상부 전극과 비교하여 하부 전극으로부터의 불순물의 제거 효과는 작다. 따라서, 하부 전극의 형성 공정에서는, 막 내에 유입되는 불순물의 농도가 낮아지는 조건에서 행하는 것이 바람직하다. 한편, 상부 전극 내에 고농도로 산소가 유입되면, 산화물인 캐패시터 유전체막 사이의 밀착성이 향상된다. 따라서, 상부 전극을 형성하는 공정은, 막 내의 산소 농도가 높아지는 조건에서 루테늄막을 성막하는 것이 바람직하다.
이와 같이 성막 조건을 제어하는 하나의 방법으로서는, 루테늄막의 성막 온도를 변화시키는 것이 고려된다. 루테늄 원료로서 Ru(EtCp)2를 이용하는 경우, 예를 들면 성막 온도를 300℃로 하면, 막 내의 산소 농도는 1×1021㎝-3정도, 탄소 농도는 5×1020㎝-3정도로 되고, 예를 들면 성막 온도를 330℃로 하면, 막 내의 산소 농도는 1×1020㎝-3정도, 탄소 농도는 1×1020㎝-3정도로 된다. 따라서, 상기한 성막 조건을 이용하는 경우, 하부 전극을 330℃의 성막 조건에서 형성하고, 상부 전극을 300℃의 성막 조건을 이용함으로써, 하부 전극 내의 불순물 농도를 저감하면서, 상부 전극의 밀착성을 향상시킬 수 있다.
혹은, 상부 전극을 형성할 때의 산소 가스에 대한 루테늄 원료의 유량비를, 하부 전극을 형성할 때의 산소 가스에 대한 루테늄 원료의 유량비보다도 작게 하는 것에 의해서도, 상부 전극 내의 산소 농도를 하부 전극 내의 산소 농도보다도 높게 할 수 있다.
상부 전극 내에 고농도로 산소가 함유되어 있는 경우, 밀착성 향상에 기여할 뿐만 아니라, 캐패시터의 전기 특성을 향상시키는 데에도 유효하다. 즉, 상부 전극 내에 함유되는 산소가 후 공정의 열처리에 의해 캐패시터 유전체막 내에 확산되면, 탄탈 산화막의 조성을 화학 양론적 조성에 접근시키도록 작용한다. 이에 따라, 양질의 캐패시터 유전체막을 형성할 수 있다.
또, 300℃의 성막 조건을 이용하면, 막 내에 유입되는 탄소 농도도 증가한다. 이 탄소를 제거하여 밀착성을 더욱 향상시키는 의미에서, 상술한 포밍 가스 분위기 중에서의 열처리를 조합하는 것이 보다 효과적이다.
또한, 본원 발명자 등이 포밍 가스 분위기 중에서의 열처리를 행하는 시기에 관하여 다양하게 검토를 행한 바, 백엔드(back end) 공정 중에 행하는 포밍 가스 분위기 중에서의 열처리가 캐패시터의 전기 특성을 향상하는 데에 있어서 유효하다는 것이 처음으로 밝혀졌다. 구체적으로는, 캐패시터 위를 덮는 층간 절연막, 이 층간 절연막을 관통하여 상부 전극 등에 접속되는 전극 플러그를 형성한 후에 포밍 가스 분위기 중에서의 열처리를 행함으로써, 캐패시터의 전기 특성을 향상시킬 수있다.
도 4는 캐패시터의 누설 전류를 측정한 결과를 도시한 그래프이다. 도면 중, "As-Formed"는 캐패시터 및 전극 플러그의 형성 직후, "FGA"는 캐패시터 및 전극 플러그의 형성 후에 포밍 가스 분위기 중에서의 열처리를 행한 경우, "FGA+N2"는 캐패시터 및 전극 플러그의 형성 후에 포밍 가스 분위기 중에서의 열처리와 질소 분위기 중에서의 열처리를 행한 경우, "FGA+N2+FGA"는 캐패시터 및 전극 플러그의 형성 후에 포밍 가스 분위기 중에서의 열처리와 질소 분위기 중에서의 열처리를 행하고, 다시 포밍 가스 분위기 중에서의 열처리를 행한 경우의 전기 특성이다. 각 조건하에 복수의 선이 포함되어 있는 것은, 각각 3∼4개의 캐패시터의 측정을 행하여, 모든 특성을 묘사하고 있기 때문이다.
도시한 바와 같이 전극 플러그를 형성하는 일련의 백엔드 공정을 행함으로써, 캐패시터의 전기 특성은 열화된다. 이 열화는, 컨택트홀 형성 과정에서의 플라즈마 손상 등에 의한 것으로 생각된다. 그러나, 캐패시터의 누설 전류는, 포밍 가스 분위기 중에서의 열처리를 행함으로써 대폭 저감된다. 특히, 포밍 가스 분위기 중에서의 열처리를 행한 후에 질소 분위기 중에서의 열처리를 행하는 경우에 있어서는, 누설 전류를 더욱 저감시킬 수 있다.
백엔드 공정의 마지막에 트랜지스터의 특성 향상을 위해 행해지는 포밍 가스 분위기 중에서의 열처리를 고려하여, 캐패시터 및 전극 플러그의 형성 후에 포밍 가스 분위기 중에서의 열처리와 질소 분위기 중에서의 열처리를 행하고, 다시 포밍가스 분위기 중에서의 열처리를 행한 경우의 전기 특성은, 포밍 가스 분위기 중에서의 열처리와 질소 분위기 중에서의 열처리를 행한 경우보다는 열화된다. 그러나, 백엔드 공정 중에 포밍 가스 어닐링을 행하지 않는 경우 ("As-formed") 보다도 양호한 전기 특성을 얻을 수 있는 것이 판명되었다.
[실시예]
본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 5 내지 도 18을 참조하여 설명한다.
도 5는 본 실시예에 따른 반도체 장치의 구조를 도시한 평면도, 도 6은 본 실시예에 따른 반도체 장치의 구조를 도시한 개략 단면도, 도 7 내지 도 17은 본 실시예에 따른 반도체 장치의 제조 방법을 도시한 공정 단면도, 도 18은 반도체 장치의 단면 구조를 주사형 전자 현미경으로 관찰한 결과를 도시한 도면이다.
먼저, 본 실시예에 따른 반도체 장치의 구조를 도 5 및 도 6을 참조하여 설명한다.
실리콘 기판(10) 상에는, 소자 영역을 획정하는 소자 분리막(12)이 형성되어 있다. 소자 영역 상에는, 게이트 전극(20)과 소스/드레인 확산층(24, 26)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 게이트 전극(20)은, 도 5에 도시한 바와 같이, 워드선을 겸하는 도전막으로서도 기능한다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(10) 상에는, 소스/드레인 확산층(24)에 접속된 플러그(36) 및 소스/드레인 확산층(26)에 접속된 플러그(38)가 매립된 층간 절연막(30)이 형성되어 있다.
층간 절연막(30) 상에는, 층간 절연막(40)이 형성되어 있다. 층간절연막(40) 상에는, 플러그(36)를 통해 소스/드레인 확산층(24)에 접속된 비트선(48)이 형성되어 있다. 비트선(48)은, 도 5에 도시한 바와 같이, 워드선(게이트 전극(20))과 교차하는 방향으로 연장하여 복수개 형성되어 있다. 비트선(48)이 형성된 층간 절연막(40) 상에는 층간 절연막(58)이 형성되어 있다. 층간 절연막(58)에는 플러그(38)에 접속된 플러그(62)가 매립되어 있다.
층간 절연막(58) 상에는 에칭 스토퍼막(64), 층간 절연막(66) 및 에칭 스토퍼막(68)이 형성되어 있다. 에칭 스토퍼막(68) 상에는 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)이 관통하여 플러그(62)에 접속되고, 에칭 스토퍼막(68) 상에 돌출하여 형성된 실린더 형상의 축적 전극(76)이 형성되어 있다. 축적 전극(76) 상에는 탄탈 산화막(Ta2O5)으로 이루어지는 캐패시터 유전체막(78)을 통해 루테늄막으로 이루어지는 플레이트 전극(88)이 형성되어 있다.
플레이트 전극(88) 상에는, TiN막(82), 층간 절연막(84, 90)이 형성되어 있다. 층간 절연막(90) 상에는, 플러그(96) 및 TiN막(82)을 통해 플레이트 전극(88)에 접속되거나, 혹은, 플러그(98)를 통해 비트선(48)에 접속된 배선층(100)이 형성되어 있다. 배선층(100)이 형성된 층간 절연막(90) 상에는 층간 절연막(102)이 형성되어 있다.
이렇게 해서, 1개의 트랜지스터, 1개의 캐패시터로 이루어지는 메모리 셀을 갖는 DRAM이 구성되어 있다.
여기서, 본 실시예에 따른 반도체 장치는, 플레이트 전극(88) 내의 탄소 농도가 축적 전극(76) 내의 탄소 농도보다도 낮게 되어 있는 것을 하나의 특징으로 한다. 본 발명에 따른 반도체 장치에서 플레이트 전극(88) 내의 탄소 농도가 축적 전극(76) 내의 탄소 농도보다도 낮은 것은, 상술한 바와 같이 캐패시터 유전체막(78)과 플레이트 전극(88) 사이의 밀착성을 높이기 위해서이다. 전극 내의 탄소 농도를 이와 같이 제어함으로써, 후 공정의 열처리에 따른 막 박리를 방지할 수 있다.
또, 이러한 탄소 농도를 갖는 전극 구조는, 플레이트 전극(88)이 되는 루테늄막의 피착 후, 패터닝 전에, 포밍 가스 분위기 중에서의 열처리를 행함으로써 형성할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 7 내지 도 17을 참조하여 설명한다. 또한, 도 7 및 도 8은 도 5의 A-A'선 단면에서의 공정 단면도를 나타내고, 도 9 내지 도 17은 도 5의 B-B'선 단면에서의 공정 단면도를 나타내고 있다.
먼저, 실리콘 기판(10)의 주 표면 상에, 예를 들면, STI(Shallow Trench Isolation)법으로 소자 분리막(12)을 형성한다(도 7의 (a)). 예를 들면, 먼저, 실리콘 기판(10) 상에 막 두께 100㎚의 실리콘 질화막(도시 생략)을 형성한다. 계속해서, 이 실리콘 질화막을, 소자 영역이 되는 영역에 잔존하도록 패터닝한다. 계속해서, 패터닝한 실리콘 질화막을 하드 마스크로 하여 실리콘 기판(10)을 에칭하여, 실리콘 기판(10)에 예를 들면 깊이 200㎚의 소자 분리홈을 형성한다. 계속해서, 예를 들면 CVD법으로 실리콘 산화막을 전면에 피착한 후, 실리콘 질화막이 노출할 때까지 이 실리콘 산화막을 CMP(화학적 기계적 연마: Chemical Mechanical Polishing)법으로 연마하여, 소자 분리홈 내에 선택적으로 실리콘 산화막을 잔존시킨다. 이 후, 실리콘 질화막을 제거하여, 실리콘 기판(10)의 소자 분리홈에 매립된 실리콘 산화막으로 이루어지는 소자 분리막(12)을 형성한다.
계속해서, 메모리 셀 영역의 실리콘 기판(10) 내에 P 웰(도시 생략)을 형성하고, 임계값 전압 제어를 위한 이온 주입을 행한다.
계속해서, 소자 분리막(12)에 의해 획정된 복수의 소자 영역 상에, 예를 들면 열 산화법으로, 예를 들면 막 두께 5㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 형성한다. 또한, 게이트 절연막(14)으로서는, 실리콘 질화 산화막 등의 다른 절연막을 적용하여도 된다.
계속해서, 게이트 절연막(14) 상에, 예를 들면 폴리실리콘막(16)과 텅스텐막(18)과의 적층막으로 이루어지는 폴리메탈 구조의 게이트 전극(20)을 형성한다(도 7의 (b)). 예를 들면, 막 두께 70㎚의 폴리실리콘막(16)과, 막 두께 5㎚의 텅스텐나이트라이드(WN)막(도시 생략)과, 막 두께 40㎚의 텅스텐막(18)과, 막 두께 200㎚의 실리콘 질화막(22)을 순차적으로 피착한 후, 리소그래피 기술 및 에칭 기술을 이용하여 이들 막을 동일한 형상으로 패터닝하고, 상면이 실리콘 질화막(22)으로 덮여지고, 텅스텐나이트라이드막을 통해 폴리실리콘막(16) 및 텅스텐막(18)이 적층되어 이루어지는 폴리메탈 구조의 게이트 전극(20)을 형성한다. 또한, 게이트 전극(20)은 폴리메탈 구조에 한정되는 것이 아니라, 폴리 게이트 구조, 폴리사이드 구조, 혹은, 금속 게이트 등을 적용하여도 된다.
계속해서, 게이트 전극(20)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20)의 양측의 실리콘 기판(10) 내에 소스/드레인 확산층(24, 26)을 형성한다.
이렇게 해서, 실리콘 기판(10) 상에, 게이트 전극(20), 소스/드레인 확산층(24, 26)을 갖는 메모리 셀 트랜지스터를 형성한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 35㎚의 실리콘 질화막을 피착한 후에 에치백하고, 게이트 전극(20) 및 실리콘 질화막(22)의 측벽에 실리콘 질화막으로 이루어지는 측벽 절연막(28)을 형성한다(도 7의 (c), 도 9의 (a)).
계속해서, 전면에, 예를 들면 CVD법으로 예를 들면 BPSG막을 피착한 후, 리플로우법 및 CMP법 등에 의해, 실리콘 질화막(18)이 노출할 때까지 그 표면을 연마하여, 표면이 평탄화된 BPSG막으로 이루어지는 층간 절연막(30)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술을 이용하여 층간 절연막(30)에, 소스/드레인 확산층(24)에 도달하는 관통 홀(32)과, 소스/드레인 확산층(26)에 도달하는 컨택트홀(34)을, 게이트 전극(20) 및 측벽 절연막(28)에 대하여 자기 정합적으로 형성한다(도 7의 (d), 도 9의 (b)).
계속해서, 층간 절연막(30)에 형성된 컨택트홀(32, 34) 내에, 플러그(36, 38)를 각각 매립한다(도 8의 (a), 도 9의 (c)). 예를 들면, CVD법으로 비소 도핑한 다결정 실리콘막을 피착한 후, CMP법으로 실리콘 질화막(22)이 노출할 때까지 연마하고, 컨택트홀(32, 34) 내에만 다결정 실리콘막으로 이루어지는 플러그(36,38)를 선택적으로 잔존시킨다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 200㎚의 실리콘 산화막을 피착하여, 실리콘 산화막으로 이루어지는 층간 절연막(40)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술을 이용하여, 플러그(36)에 도달하는 컨택트홀(42)을 층간 절연막(40)에 형성한다(도 8의 (b), 도 9의 (d)).
계속해서, 층간 절연막(40) 상에, 컨택트홀(42)을 통해 플러그(36)에 접속된 비트선(48)을 형성한다(도 8의 (c), 도 10의 (a)). 예를 들면, 먼저, 스퍼터법으로 막 두께 45㎚의 질화 티탄(TiN)/티탄(Ti)의 적층 구조로 이루어지는 밀착층(50)과, 막 두께 250㎚의 텅스텐(W)막(51)을 순차적으로 피착한다. 계속해서, CMP법으로 텅스텐막(51)을 연마하고, 컨택트홀(42) 내에 텅스텐막(51)으로 이루어지는 플러그를 매립한다. 계속해서, 스퍼터법으로, 막 두께 30㎚의 텅스텐막(52)을 피착한다. 계속해서, CVD법으로 텅스텐막(52) 상에 막 두께 200㎚의 실리콘 질화막(54)을 피착한다. 계속해서, 리소그래피 기술 및 에칭 기술을 이용하여, 실리콘 질화막(54), 텅스텐막(52) 및 밀착층(50)을 패터닝하고, 상면이 실리콘 질화막(54)으로 덮이고, 밀착층(50) 및 텅스텐막(52)으로 이루어지며, 플러그(36)를 통해 소스/드레인 확산층(24)에 접속된 비트선(48)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 20㎚의 실리콘 질화막을 피착한 후에 에치백하고, 비트선(48) 및 실리콘 질화막(54)의 측벽에, 실리콘 질화막으로 이루어지는 측벽 절연막(56)을 형성한다(도 10의 (b)).
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 400㎚의 실리콘산화막을 피착하고, CMP법으로 그 표면을 연마하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(58)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술을 이용하여, 층간 절연막(58, 40)에 플러그(38)에 도달하는 컨택트홀(60)을 형성한다(도 10의 (c)). 이 때, 실리콘 질화막에 대하여 높은 선택비를 갖는 에칭 조건으로 실리콘 산화막을 에칭함으로써, 비트선(48) 상을 덮는 실리콘 질화막(54) 및 비트선(48)의 측벽에 형성된 측벽 절연막(56)에 자기 정합으로 컨택트홀(60)을 형성할 수 있다.
계속해서, 전면에, 예를 들면 스퍼터법으로 막 두께 25㎚의 질화 티탄/티탄의 적층 구조로 이루어지는 밀착층과, 막 두께 250㎚의 텅스텐막을 피착한 후, 층간 절연막(58)의 표면이 노출할 때까지 CMP법으로 연마하고, 컨택트홀(60) 내에 매립된 플러그(62)를 형성한다(도 11의 (a)).
계속해서, 전면에, 예를 들면 CVD법으로 예를 들면 막 두께 40㎚ 정도의 실리콘 질화막을 피착하고, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(64)을 형성한다.
계속해서, 에칭 스토퍼막(64) 상에, 예를 들면 CVD법으로 예를 들면 막 두께 100㎚의 실리콘 산화막을 피착하고, 실리콘 산화막으로 이루어지는 층간 절연막(66)을 형성한다.
계속해서, 층간 절연막(66) 상에, 예를 들면 CVD법으로 예를 들면 막 두께 40㎚ 정도의 실리콘 질화막을 피착하고, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(68)을 형성한다.
계속해서, 에칭 스토퍼막(68) 상에, 예를 들면 CVD법으로 예를 들면 막 두께 600㎚의 실리콘 산화막을 피착하고, 실리콘 산화막으로 이루어지는 층간 절연막(70)을 형성한다(도 11의 (b)).
계속해서, 리소그래피 기술 및 에칭 기술을 이용하여 층간 절연막(70), 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)을 패터닝하고, 축적 전극의 형성 예정 영역에, 이들 막을 관통하여 플러그(62)에 도달하는 개구부(72)를 형성한다(도 12의 (a)).
계속해서, 전면에, 예를 들면 CVD법으로 막 두께 10㎚의 질화 티탄막과, 막 두께 40㎚의 루테늄(Ru)막을 피착한다. 루테늄막의 성막에는 루테늄 원료로서 예를 들면 Ru(EtCp)2를 이용하여, 330℃의 온도에서 성막을 행한다. 이 조건을 이용함으로써, 루테늄막 내의 산소 농도는 예를 들면 1×1020㎝-3정도, 탄소 농도는 예를 들면 1×1020㎝-3정도로 된다.
계속해서, 포토레지스트막(도시 생략)을 도포하고, 질화 티탄막 및 루테늄막이 형성된 개구부(72) 내를 매립한다.
계속해서, 예를 들면 CMP법 및 반응성 이온 에칭법으로, 층간 절연막(70)의 표면이 노출될 때까지 포토레지스트막, 루테늄막 및 질화 티탄막을 연마함과 함께, 개구부(72) 내의 포토레지스트막을 제거하고, 개구부(72)의 내벽을 따라 형성되고, 질화 티탄막으로 이루어지는 밀착층(74)과, 루테늄막으로 이루어지는 축적 전극(76)을 형성한다(도 12의 (b)).
계속해서, 예를 들면 불산 수용액을 이용한 웨트 에칭 등의 등방성 에칭으로 에칭 스토퍼막(68)을 스토퍼로 하여, 층간 절연막(70)을 선택적으로 에칭한다.
계속해서, 밀착층(74)을, 예를 들면 황산과 과산화수소를 함유한 수용액으로 축적 전극(76), 에칭 스토퍼막(68), 층간 절연막(66)에 대하여 선택적으로 에칭한다(도 13의 (a)). 이 에칭은, 밀착층(74)과 후에 형성하는 캐패시터 유전체막(78)과의 적합성이 나쁜 경우를 고려한 것으로, 밀착층(74)과 축적 전극(76)과의 적합성이 좋은 경우에는, 반드시 밀착층(74)을 제거할 필요는 없다. 밀착층(74)의 에칭은, 적어도 에칭 스토퍼막(68)과 축적 전극(76) 사이에 간극이 형성될 때까지 행하는 것이 바람직하다. 또, 캐패시터 유전체막과의 적합성에 기초하여 밀착층을 제거하는 기술에 대해서는, 예를 들면, 동일 출원인에 의한 일본 특허공개2000-124423호 공보에 상세히 기술되어 있다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 10∼30㎚의 탄탈 산화막을 피착하고, 이 탄탈 산화막으로 이루어지는 캐패시터 유전체막(78)을 형성한다(도 13의 (b)). 예를 들면, 산소와 펜토에톡시탄탈륨(Ta(OC2H5)5)과의 혼합 가스를 이용하여, 기판 온도를 480℃, 압력을 1.3Torr로 하여 성막을 행하여, 탄탈 산화막으로 이루어지는 캐패시터 유전체막(78)을 형성한다.
계속해서, UV-O3, O3혹은 H2O 분위기 등에서의 열처리를 행하고, 탄탈 산화막 내의 산소기공(酸素空孔; oxygen vacancy)을 충전함과 함께, PET의 가수분해 반응을 촉진시킨다. 예를 들면, UV-O3내에서, 온도를 480℃로 하여 2시간의 열처리를 행한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 30∼50㎚의 루테늄막(80)을 피착한다. 예를 들면, 스퍼터법으로 막 두께 약 10㎚의 시드층을 형성한 후, CVD법으로 루테늄막을 피착함으로써, 소정 막 두께의 루테늄막을 형성한다. CVD에 의한 루테늄막의 성막에는, 루테늄 원료로서 예를 들면 Ru(EtCp)2를 이용하여, 300℃의 온도에서 성막을 행한다. 이 조건을 이용함으로써, 루테늄막 내의 산소 농도는 예를 들면 1×1021㎝-3정도, 탄소 농도는 예를 들면 5×1020㎝-3정도로 된다. 이러한 조건을 이용한 성막에서는, 막 내에 다량의 산소가 함유되어 있고, 캐패시터 유전체막(78)과 루테늄막(80) 사이의 밀착성은 향상된다.
계속해서, 포밍 가스(3%H2+97%N2) 분위기 중에서 예를 들면 400℃, 1시간의 열처리를 행하여, 루테늄막(80) 내의 불순물을 저감시킨다. 열처리 후의 루테늄막 내의 불순물 분포는, 예를 들면 도 1에 도시한 바와 같이 된다. 이에 따라, 캐패시터 유전체막(78)과 루테늄막(80)(플레이트 전극(88)) 사이의 밀착성이 더욱 향상된다.
계속해서, 전면에, 예를 들면 스퍼터법으로, 예를 들면 막 두께 50㎚의 TiN 막(82)을 피착한다. 또, TiN막(82)은, 플레이트 전극(88)과 플러그(96) 사이의 밀착성을 향상하기 위한 막이다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 300㎚의 실리콘 산화막을 피착하여, 실리콘 산화막으로 이루어지는 층간 절연막(84)을 형성한다(도14).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(84), TiN막(82), 루테늄막(80)을 패터닝하여, 상면이 TiN막(82) 및 층간 절연막(84)으로 덮이고, 루테늄막(80)으로 이루어지는 플레이트 전극(88)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 1000㎚의 실리콘 산화막을 피착하여, CMP법으로 그 표면을 연마하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(90)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(90)을 관통하여 플레이트 전극(88)에 도달하는 컨택트홀(92)과, 층간 절연막(90), 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64), 및 실리콘 질화막(54)을 관통하여 비트선(48)에 도달하는 컨택트홀(94)을 형성한다(도 15). 예를 들면, 층간 절연막(90, 84, 66)은, 압력을 0.05Torr, 파워를 1500W, 가스 유량을 C4F8/CO/Ar/O2= 15/300/350/5sccm으로 하여, 실리콘 질화막에 대하여 에칭 선택성을 확보할 수 있는 조건으로 에칭하고, 에칭 스토퍼막(68, 64) 및 실리콘 질화막(54)은, 압력을 0.05 Torr, 파워를 1500W, 가스 유량을 CHF3/CO/O2=50/150/5sccm으로 하여, 실리콘 산화막에 대하여 에칭 선택성을 확보할 수 있는 조건으로 에칭한다.
계속해서, 전면에, 예를 들면 스퍼터법으로, 막 두께 25㎚의 질화 티탄/티탄의 적층 구조로 이루어지는 밀착층과, 막 두께 250㎚의 텅스텐막을 피착한 후, 층간 절연막(90)의 표면이 노출할 때까지 CMP법으로 연마하여, 컨택트홀(92) 내에 매립된 플러그(96)와, 컨택트홀(94) 내에 매립된 플러그(98)를 형성한다(도 16).
계속해서, 포밍 가스(3% H2+97% N2) 분위기 중에서, 예를 들면 400℃, 1시간의 열처리를 행한다. 계속하여, 질소 분위기 중에서, 예를 들면 500℃, 1시간의 열처리를 행한다. 이들 열처리에 의해, 플러그(96, 98)를 형성하기까지의 백엔드 공정에서 캐패시터가 입는 손상을 저감하여, 캐패시터의 특성을 향상시킬 수 있다.
계속해서, 전면에, 예를 들면 스퍼터법으로, 막 두께 10㎚의 배리어 메탈이 되는 질화 티탄막과, 막 두께 300㎚의 알루미늄막 혹은 구리막을 피착하여 패터닝하여, 플러그(96, 98)를 통해 하층 배선에 접속된 배선층(100)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 1000㎚의 실리콘 산화막을 피착하고, CMP법으로 그 표면을 연마하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(102)을 형성한다(도 16).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(102)을 관통하여 배선층(100)에 도달하는 컨택트홀(104)을 형성한다.
계속해서, 전면에, 예를 들면 스퍼터법으로, 막 두께 25㎚의 질화 티탄/티탄의 적층 구조로 이루어지는 밀착층과, 막 두께 250㎚의 텅스텐막을 피착한 후, 층간 절연막(102)의 표면이 노출할 때까지 CMP법으로 연마하여, 컨택트홀(104) 내에 매립된 플러그(106)를 형성한다.
계속해서, 전면에, 예를 들면 스퍼터법으로, 막 두께 10㎚의 배리어 메탈이 되는 질화 티탄막과, 막 두께 300㎚의 알루미늄막 혹은 구리막을 피착하여 패터닝하고, 플러그(106)를 통해 배선층(100)에 접속된 배선층(108)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법으로, 예를 들면 막 두께 300㎚ 실리콘 산화막(110)과, 예를 들면 막 두께 600㎚의 실리콘 질화막(112)을 피착하여, 최상층의 패시베이션막을 형성한다(도 17).
계속해서, 포밍 가스(3%H2+97%N2) 분위기 중에서, 예를 들면 400℃, 1시간의 열처리를 행하여, 트랜지스터 특성의 회복을 행한다.
이렇게 해서, 1 트랜지스터, 1 캐패시터로 이루어지는 메모리 셀을 갖는 DRAM을 제조할 수 있다.
도 18은, 반도체 장치의 단면 구조를 주사형 전자 현미경으로 관찰한 결과를 도시한 도면이다. 도 18의 (a)는 캐패시터의 형성 후에 질소 분위기 중에서 400℃, 1시간의 열처리를 행한 시료, 도 18의 (b)는 캐패시터의 형성 후에 포밍 가스 분위기 중에서 400℃, 1시간의 열처리를 행하고, 다시 질소 분위기 중에서 400℃, 1시간의 열처리를 행한 시료이다.
도시한 바와 같이 질소 분위기 중에서의 열처리만을 행한 시료에서는 캐패시터 유전체막(78)과 플레이트 전극(88)과의 계면에서 막 박리가 생기고 있지만, 포밍 가스 분위기 중에서의 열처리 및 질소 분위기 중에서의 열처리를 행한 시료에서는 막 박리는 생기지 않았다.
이와 같이, 본 실시예에 따르면, 캐패시터 유전체막과 플레이트 전극과의 계면에서의 막 박리를 방지할 수 있을 뿐만 아니라, 포밍 가스 분위기 중에서의 열처리에 의한 캐패시터의 전기 특성의 열화를 저감시킬 수 있다.
또한, 상기 실시예에서는, 축적 전극 및 플레이트 전극의 형성 조건의 최적화, 플레이트 전극이 되는 루테늄막의 성막 후, 패터닝 전에 행하는 포밍 가스 분위기 중에서의 열처리 및 백엔드 공정 중에 행하는 포밍 가스 분위기 중에서의 열처리를 행함으로써, 캐패시터 유전체막과 플레이트 전극과의 계면에서의 밀착성 및 캐패시터의 전기 특성을 향상시켰지만, 어느 것인가 하나의 수단만을 행하도록 하여도 되고, 임의의 2개의 수단을 조합하여 행하도록 하여도 된다.
또한, 축적 전극의 형성 후, 캐패시터 유전체막의 형성 전에, 포밍 가스 분위기 중에서의 열처리를 더 추가하여도 된다. 이 열처리를 행함으로써, 축적 전극 내의 불순물 농도를 저감할 수가 있어, 캐패시터 특성을 향상시키는 것이 가능하다.
[변형 실시예]
본 발명은, 상기 실시예에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시예에서는, 캐패시터 유전체막으로서 탄탈 산화막을 이용하고, 전극 재료로서 루테늄막을 이용한 경우를 대표적인 예로서 설명하고 있지만, 본 발명은 탄탈 산화막과 루테늄막과의 조합에 한정되는 것은 아니다.
전극 재료로서는, 상기 루테늄과 공통의 성질을 갖는 백금족 원소인, 이리듐(Ir), 로듐(Rh), 플라튬(Pt), 팔라듐(Pd), 오스뮴(Os)을 이용한 경우에 효과를 기대할 수 있다. 또한, 이들 금속의 산화물인 산화 루테늄(RuOx)이나 산화이리듐(IrOx), SRO을 전극 재료로서 이용하여도 된다.
또한, 탄탈 산화막을 형성하는 경우 외에, 상기 도전성 재료를 전극재로서 이용하는 산화물 유전체 재료, 예를 들면 산화지르코늄(ZrOx)막, 산화하프늄(HfOx)막, BST막, STO막, PZT막을 형성하는 경우에서도 본 발명을 적용할 수 있다.
또한, 상기 실시예에서는, 본 발명을 DRAM에 적용한 경우에 대하여 설명하였지만, DRAM뿐만 아니라, MIM 구조의 캐패시터를 갖는 반도체 장치에 널리 적용시킬 수 있다. 예를 들면, 캐패시터 유전체막으로서 강유전체막을 이용한 강유전체 메모리에서도 본 발명을 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 상부 전극이 되는 금속막의 피착 후, 패터닝 전에, 수소를 함유하는 분위기 중에서의 열처리를 행하기 때문에, 상부 전극 내의 탄소 농도가 저감되어, 캐패시터 유전체막과 상부 전극 사이의 밀착성을 향상시킬 수 있다. 이에 따라, 상부 전극의 막 박리를 방지할 수 있다.
또한, 상부 전극 내에 산소가 고농도로 함유되는 조건에서 상부 전극이 되는 금속막의 성막을 행하기 때문에, 캐패시터 유전체막과 상부 전극 사이의 밀착성을 향상시킬 수 있다. 이에 따라, 상부 전극의 막 박리를 방지할 수 있다.
또한, 상부 전극의 형성 후, 최상층의 패시베이션막의 형성 전에, 수소를 함유하는 분위기 중에서 열처리를 행하기 때문에, 백엔드 공정에서의 손상을 저감할수가 있어, 캐패시터 특성을 향상시킬 수 있다.

Claims (10)

  1. 용량 소자에 있어서,
    금속으로 이루어지는 하부 전극과, 상기 하부 전극 상에 형성된 산화물 유전체막으로 이루어지는 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 금속으로 이루어지는 상부 전극을 포함하며,
    상기 하부 전극 내의 불순물 농도와 상기 상부 전극 내의 불순물 농도가 다른 것을 특징으로 하는 용량 소자.
  2. 제1항에 있어서,
    상기 상부 전극 내의 탄소 농도는 상기 하부 전극 내의 탄소 농도보다도 낮은 것을 특징으로 하는 용량 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 상부 전극 내의 산소 농도는 상기 하부 전극 내의 산소 농도보다도 높은 것을 특징으로 하는 용량 소자.
  4. 용량 소자의 제조 방법에 있어서,
    기판 상에, 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과,상기 캐패시터 유전체막 상에 금속막을 피착하는 공정과, 상기 금속막을 패터닝하여 상기 금속막으로 이루어지는 상부 전극을 형성하는 공정을 포함하며,
    상기 금속막의 피착 후, 상기 금속막의 패터닝 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법.
  5. 용량 소자의 제조 방법에 있어서,
    기판 상에, 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속으로 이루어지는 상부 전극을 형성하는 공정을 포함하며,
    상기 상부 전극 내의 산소 농도가 상기 하부 전극 내의 산소 농도보다도 높아지도록, 상기 하부 전극 및 상기 상부 전극의 형성 조건을 제어하는 것을 특징으로 하는 용량 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 상부 전극을 형성하는 공정은,
    금속막을 피착하는 공정과,
    수소를 함유하는 분위기 중에서 상기 금속막을 열처리하는 공정과,
    상기 금속막을 패터닝하여 상기 금속막으로 이루어지는 상기 상부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법.
  7. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에, 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속막을 피착하는 공정과, 상기 금속막을 패터닝하여 상기 금속막으로 이루어지는 상부 전극을 형성하는 공정을 포함하며,
    상기 금속막을 피착하는 공정 후, 상기 금속막을 패터닝하는 공정 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에, 금속으로 이루어지는 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 산화물 유전체막으로 이루어지는 캐패시터 유전체막을 형성하는 공정과, 상기 캐패시터 유전체막 상에 금속으로 이루어지는 상부 전극을 형성하는 공정을 포함하며,
    상기 상부 전극을 형성하는 공정 후, 최상층의 패시베이션막을 형성하는 공정 전에, 수소를 함유하는 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 수소를 함유하는 분위기 중에서 열처리를 행하는 공정 후에, 질소 분위기 중에서 열처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 상부 전극 내의 산소 농도가 상기 하부 전극 내의 산소 농도보다도 높아지도록, 상기 하부 전극 및 상기 상부 전극의 형성 조건을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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