KR20030058317A - 캐패시터의 제조 방법 - Google Patents

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KR20030058317A
KR20030058317A KR1020010088733A KR20010088733A KR20030058317A KR 20030058317 A KR20030058317 A KR 20030058317A KR 1020010088733 A KR1020010088733 A KR 1020010088733A KR 20010088733 A KR20010088733 A KR 20010088733A KR 20030058317 A KR20030058317 A KR 20030058317A
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Abstract

본 발명은 하부전극을 지지하고 있는 산화물의 습식제거시 식각용액에 층간절연막이 어택받는 것을 방지하도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 제1식각정지막, 제2식각정지막과 희생막을 차례로 형성하는 단계, 상기 희생막, 상기 제2식각정지막 및 상기 제1식각정지막을 순차적으로 식각하여 상기 스토리지노드콘택을 오픈시키는 오목패턴을 형성하는 단계, 상기 스토리지노드콘택을 오픈시키면서 상기 오목패턴의 내벽에 접하는 제3식각정지막을 형성하는 단계, 상기 오목패턴을 채우면서 상기 스토리지노드콘택에 연결되는 하부전극을 형성하는 단계, 상기 희생막을 선택적으로 습식식각하는 단계, 상기 제2식각정지막과 상기 제3식각정지막을 선택적으로 제거하되, 상기 제1식각정지막과 상기 하부전극이 접하는 부분에 상기 제3식각정지막으로 된 산화억제막을 잔류시키는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.

Description

캐패시터의 제조 방법{Method for fabricating capacitor}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.
다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 BLT, BST, Ta2O5등의 고유전 상수를 갖는 고유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다.
한편, 캐패시터의 전극으로 적용되는 금속은 백금(Pt), 이리듐(Ir), 루테늄(Ru), TiN 등이 있다.
그리고, 0.10㎛ 이하의 셀크기를 갖는 반도체소자에서는 고유전막을 유전막으로 사용하더라도 3차원적인 입체구조의 스토리지노드(storagenode)를 형성하거나 오목(concave) 구조로 캐패시터를 형성하여야 한다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성하고, 필드산화막(12)에 의해 정의된 반도체기판(11)의 활성영역에불순물을 이온주입하여 트랜지스터의 소스/드레인영역과 같은 접합층(13)을 형성한 후, 반도체기판(11)상에 층간절연막(Inter Layer Deposition; ILD)(14)을 차례로 형성한다.
이때, 접합층(13)은 p형 또는 n형 도전형일 것이며, 도면에 도시되지 않았지만, 층간절연막(14) 형성전에 워드라인, 트랜지스터의 소스/드레인, 비트라인이 형성되고, 반도체기판(11)은 실리콘기판, 도우프드 실리콘 기판, 에피택셜 실리콘층일 수 있다.
다음으로, 층간절연막(14)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막(도시 생략)을 마스크로 이용하여 층간절연막(14)을 식각하므로써 접합층(13)의 표면 일부분을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다. 이때, 스토리지노드콘택홀은 접합층(13)과 캐패시터를 수직으로 접속시키기 위한 스토리지노드콘택이 형성될 콘택홀이다.
다음으로, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(14)상에 화학기상증착법(CVD)을 이용하여 도우프드 폴리실리콘막을 증착한 후, 리세스 에치백하여 스토리지노드콘택홀에 부분 매립되는 폴리실리콘플러그(15)를 형성한다.
다음으로, 폴리실리콘플러그(15)를 포함한 전면에 물리적기상증착법 (Physical Vapor Deposition; PVD)으로 티타늄막(Ti)을 증착한 후, 열처리하여 폴리실리콘플러그(15)의 실리콘원자와 티타늄막의 티타늄원자의 실리사이드반응을 유도하여 폴리실리콘플러그(15)상에 티타늄실리사이드막(16)을 형성한다.
이후, 미반응 티타늄막을 습식제거하여 폴리실리콘플러그(15)상에만 티타늄실리사이드막(16)을 잔류시킨다.
다음으로, 티타늄실리사이드막(16)이 형성된 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(14)상에 티타늄나이트라이드막(17)을 증착한 후, 층간절연막(14)의 표면이 드러날때까지 티타늄나이트라이드막(17)을 화학적기계적연마 (Chemical Mechanical Polishing; CMP)하여 티타늄실리사이드막(16)상에만 티타늄나이트라이드막(17)을 잔류시킨다.
상술한 공정에 의해, 스토리지노드콘택홀에는 폴리실리콘플러그(15), 티타늄실리사이드막(16) 및 티타늄나이트라이드막(17)의 순서로 적층된 스토리지노드콘택이 매립되며, 티타늄실리사이드막(16)은 폴리실리콘플러그(15)와 티타늄나이트라이드막(17)의 접촉저항을 낮추기 위한 오믹콘택층이며, 티타늄나이트라이드막(17)은 후속 하부전극과 폴리실리콘플러그(15)와의 상호확산을 방지하기 위한 확산방지막이다.
다음으로, 티타늄나이트라이드막(17)을 포함한 층간절연막(14)상에 식각정지막(18)과 후속 하부전극의 높이 및 형태를 결정짓는 산화물(19)을 차례로 형성한다.
여기서, 식각정지막(18)은 산화물(19)의 균일한 식각이 이루어지도록 하여 과도한 건식식각에 의한 층간절연막(14)의 손상을 방지하는 역할을 한다. 이러한 식각정지막(18)으로는 산화물(19)과 식각선택비가 우수한 질화물, 예컨대 Si3N4을 이용한다.
그리고, 산화물(19)로는 PE-TEOS(Plasma Enhanced-Tetra Ethyl OrthoSilicate)를 이용한다.
계속해서, 산화물(19)상에 스토리지노드를 정의하는 마스크(도시 생략)로 식각정지막(18)에서 식각이 멈추도록 산화물(19)을 먼저 식각하고 연속해서 식각정지막(18)을 식각하여 스토리지노드콘택을 노출시키는 즉, 스토리지노드콘택과 후속 하부전극간의 전기적 통로를 제공하기 위한 오목패턴(도시 생략)을 형성한다.
다음으로, 오목패턴을 포함한 산화물(19) 전면에 루테늄막(20)을 화학기상증착법(CVD)으로 증착한 후, 오목패턴을 제외한 산화물(19)상의 루테늄막(20)을 화학적기계적연마 또는 에치백하여 오목패턴내에만 루테늄막(20)을 잔류시킨다.
이때, 오목패턴내에 루테늄막(20)으로 된 하부전극이 매립되며, 화학적기계적연마(CMP)를 통해 이웃한 하부전극들이 서로 절연된다. 이하, 루테늄막(20)으로 된 하부전극을 '루테늄-하부전극(20)'이라 약칭한다.
도 1b에 도시된 바와 같이, 루테늄-하부전극(20)을 지지하고 있는 산화물(19)을 습식식각하여 루테늄-하부전극(20)의 상단 및 측벽을 노출시키고, 노출된 루테늄-하부전극(20)상에 유전막(21)과 상부전극(22)을 차례로 증착한 후, 상부전극(22)을 선택적으로 패터닝하여 캐패시터를 완성한다.
그러나, 상술한 종래기술은 도 2에 도시된 바와 같이, 산화물(19)을 제거할 때 희석된 HF 용액(A)을 사용함에 따라 층간절연막(14)상에 식각정지막(18)과 루테늄-하부전극(20)이 있으나 식각정지막(18)과 루테늄-하부전극(20)의 접착(adhesion)이 우수하지 못해 이들의 경계면을 통해 HF 용액(A)이 스며들어 하부의 층간절연막(14)에 어택(attack)을 주는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부전극을 지지하고 있는 산화물의 습식제거시 식각용액에 층간절연막이 어택받는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 후속 열공정에서 스토리지노드콘택이 산화되는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2는 종래기술에 따른 층간절연막의 어택을 도시한 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 접합층 34 : 층간절연막
35 : 폴리실리콘플러그 36 : 티타늄실리사이드막
37 : 제1티타늄나이트라이드막 38a : 실리콘질화물
38b : 제2티타늄나이트라이드막 39 : 산화물
41 : 제3티타늄나이트라이드막 41a : 산화억제막
42 : 루테늄-하부전극 43 : 유전막
44 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막상에 제1식각정지막, 제2식각정지막과 희생막을 차례로 형성하는 단계, 상기 희생막, 상기 제2식각정지막 및 상기 제1식각정지막을 순차적으로 식각하여 상기 스토리지노드콘택을 오픈시키는 오목패턴을 형성하는 단계, 상기 스토리지노드콘택을 오픈시키면서 상기 오목패턴의 내벽에 접하는 제3식각정지막을 형성하는 단계, 상기 오목패턴을 채우면서 상기 스토리지노드콘택에 연결되는 하부전극을 형성하는 단계, 상기 희생막을 선택적으로 습식식각하는 단계, 상기 제2식각정지막과 상기 제3식각정지막을 선택적으로 제거하되, 상기 제1식각정지막과 상기 하부전극이 접하는 부분에 상기 제3식각정지막으로 된 산화억제막을 잔류시키는 단계, 및 상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성하고, 필드산화막(32)에 의해 정의된 반도체기판(31)의 활성영역에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역과 같은 접합층(33)을 형성한 후, 반도체기판(31)상에 층간절연막(ILD)(34)을 차례로 형성한다.
이때, 접합층(33)은 p형 또는 n형 도전형일 것이며, 도면에 도시되지 않았지만, 층간절연막(34) 형성전에 워드라인, 트랜지스터의 소스/드레인, 비트라인이 형성되고, 반도체기판(31)은 실리콘기판, 도우프드 실리콘 기판 또는 에피택셜 실리콘층이며, 층간절연막(34)은 고밀도플라즈마산화막(High Density Plasma Oxide)을 이용한다.
다음으로, 층간절연막(34)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막(도시 생략)을 마스크로 이용하여 층간절연막(34)을 식각하므로써 접합층(33)의 표면 일부분을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다. 이때, 스토리지노드콘택홀은 접합층(33)과 캐패시터를 수직으로 접속시키기 위한 스토리지노드콘택이 형성될 콘택홀이다.
다음으로, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(34)상에 화학기상증착법(CVD)을 이용하여 도우프드 폴리실리콘막을 증착한 후, 리세스 에치백하여 스토리지노드콘택홀에 부분 매립되는 폴리실리콘플러그(35)를 형성한다.
다음으로, 폴리실리콘플러그(35)를 포함한 전면에 물리적기상증착법(PVD)으로 티타늄막(Ti)을 50Å∼500Å의 두께로 증착한 후, 급속열처리(Rapid Thermal Process; RTP)(500℃∼800℃, N2, 30초∼120초)하여 폴리실리콘플러그(35)의 실리콘원자와 티타늄막의 티타늄원자의 실리사이드반응을 유도하여 폴리실리콘플러그(35)상에 티타늄실리사이드막(36)을 형성한다.
이후, 미반응 티타늄막을 습식제거하여 폴리실리콘플러그(35)상에만 티타늄실리사이드막(36)을 잔류시킨다.
다음으로, 티타늄실리사이드막(36)이 형성된 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(34)상에 화학기상증착법(CVD)법으로 제1티타늄나이트라이드막(37)을 증착한 후, 층간절연막(34)의 표면이 드러날때까지 제1티타늄나이트라이드막(37)을 화학적기계적연마(CMP)하여 티타늄실리사이드막(36)상에만 제1티타늄나이트라이드막(37)을 잔류시킨다.
이때, 잔류하는 제1티타늄나이트라이드막(37)은 200Å∼1000Å의 두께이다.
상술한 공정에 의해, 스토리지노드콘택홀에는 폴리실리콘플러그(35), 티타늄실리사이드막(36) 및 제1티타늄나이트라이드막(37)의 순서로 적층된 스토리지노드콘택이 매립되며, 티타늄실리사이드막(36)은 폴리실리콘플러그(35)와 제1티타늄나이트라이드막(37)의 접촉저항을 낮추기 위한 오믹콘택층이며, 제1티타늄나이트라이드막(37)은 후속 하부전극과 폴리실리콘플러그(35)와의 상호확산을 방지하기 위한확산방지막이다.
다음으로, 제1티타늄나이트라이드막(37)을 포함한 층간절연막(34)상에 실리콘질화물(38a), 제2티타늄나이트라이드막(38b)과 산화물(39)을 차례로 증착한다.
이때, 실리콘질화물(38a)은 Si3N4를 100Å∼1500Å의 두께로 증착하며 후속 캐패시터 형성을 위해 실시하는 산화물(39) 및 제2티타늄나이트라이드막(38b)의 건식식각시 건식식각정지막(dry etch stopper)으로 작용함과 더불어 후속 하부전극 형성후 제2티타늄나이트라이드막(38b)의 습식식각시 습식식각정지막(wet etch stopper)으로도 작용한다.
그리고, 제2티타늄나이트라이드막(38b)은 물리적기상증착법(PVD)으로 100Å∼1500Å의 두께로 증착하며,후속 캐패시터 형성을 위해 실시하는 산화물(39)의 건식식각시 건식식각정지막으로 작용함과 더불어 하부전극 형성후 산화물(39)의 습식식각시 습식식각정지막으로도 작용한다.
그리고, 산화물(39)은 후속 하부전극의 높이 및 형태를 결정짓고 하부전극 형성후 제거되는 희생막으로서, 5000Å∼25000Å의 두께로 증착되며, USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 PE-TEOS를 이용한다.
계속해서, 산화물(39)상에 스토리지노드를 정의하는 마스크(도시 생략)를 형성하고, 먼저 제2티타늄나이트라이드막(38b)에서 식각이 멈추도록 산화물(39)을 건식식각하고, 산화물(39) 식각후 노출되는 제2티타늄나이트라이드막(38b)을 실리콘질화물(38a)에서 식각이 멈추도록 건식식각하며, 연속해서 실리콘질화물(38a)을 건식식각하여 스토리지노드콘택을 오픈시키는 즉, 스토리지노드콘택과 후속 하부전극간의 전기적 통로를 제공하기 위한 오목패턴(40)을 형성한다.
도 3b에 도시된 바와 같이, 오목패턴(40)을 포함한 산화물(39) 전면에 화학기상증착법(CVD)으로 제3티타늄나이트라이드막(41)을 50Å∼500Å의 두께로 증착한다.
다음으로, 블랭킷 에치백(Blanket etchback)하여 오목패턴(40)의 측벽에만 제3티타늄나이트라이드막(41)을 잔류시킨다. 즉, 오목패턴(40)의 측벽에 제3티타늄나이트라이드막(41)으로 된 스페이서(spacer)를 형성한다.
도 3c에 도시된 바와 같이, 오목패턴(40)을 완전히 채울때까지 산화물(39)상에 화학기상증착법(CVD)으로 루테늄막(42)을 증착한 후, 화학적기계적연마 또는 에치백을 통해 오목패턴(40)내에만 루테늄막(42)을 잔류시킨다.
이때, 오목패턴(40)내에 루테늄막(42)으로 된 하부전극이 매립된다. 이하, 루테늄막(42)으로 된 하부전극을 '루테늄-하부전극(42)'이라 약칭하고, 하부전극으로는 화학기상증착법(CVD)에 의한 백금막(Pt)을 이용할 수도 있다.
도 3d에 도시된 바와 같이, 루테늄-하부전극(42)을 지지하고 있는 산화물(39)을 습식식각한다. 이때, 제3티타늄나이트라이드막(41)이 존재하므로 HF 용액을 이용한 습식식각시 용액이 하부의 층간절연막(34)으로 스며드는 것을 방지한다.
이와 같은 산화물(39)의 습식식각후 루테늄-하부전극(42)은 제2티타늄나이트라이드막(38b)과 제3티타늄나이트라이드막(41)에 의해 지지되며, 루테늄-하부전극(42)과 제2,3티타늄나이트라이드막(38b,41)의 접착력은 실리콘질화물(38a)과 루테늄-하부전극(42)의 접착력보다 크다. 즉, 제2,3티타늄나이트라이드막(38b,41)은 루테늄-하부전극(42)과의 접착성이 실리콘질화물(38a)보다 우수하다.
도 3e에 도시된 바와 같이, 제2티타늄나이트라이드막(38b)과 제3티타늄나이트라이드막(41)을 식각하는데, 실리콘질화물(38a)과 루테늄-하부전극(42)의 선택비를 이용하여 습식식각법으로 식각한다. 이때, 습식식각시, H2SO4:H2O2(4:1)의 혼합용액을 이용한다.
한편, 티타늄나이트라이드막을 제거하지 않으면 후속 유전막 증착 및 열처리에 의해 산화되어 티타늄산화물(TiO2)로 변하게 되고, 이는 누설전류 특성을 저하시키는 원인이 된다.
상술한 습식식각시, 제2티타늄나이트라이드막(38b)은 모두 제거되는 반면, 오목패턴(40)의 측벽에 접하는 제3티타늄나이트라이드막(41)은 전부 제거되지 않고 실리콘질화물(38a)과 루테늄-하부전극(42)이 접하는 부분에 잔류된다. 이하, 잔류하는 제3티타늄나이트라이드막(41)을 '산화억제막(41a)'이라 약칭한다.
이처럼, 제3티타늄나이트라이드막으로 된 산화억제막(41a)을 잔류시키는 이유는, 제2티타늄나이트라이드막(38b)과 제3티타늄나이트라이드막(41)의 습식식각시 용액이 층간절연막(34)으로 흘러들어가지 못하도록 하기 위함이며, 아울러 후속 유전막의 산소분위기의 열처리 과정에서 산소가 스토리지노드콘택내 제1티타늄나이트라이드막(37)을 산화시키는 것을 억제하기 위함이다.
도 3f에 도시된 바와 같이, 루테늄-하부전극(42)내 불순물을 제거하기 위해 400℃∼700℃의 온도에서 질소분위기로 30초∼180초동안 열처리한 후, 루테늄-하부전극(42)을 포함한 전면에 유전막(43)과 상부전극(44)을 차례로 증착하고, 상부전극(44)을 선택적으로 패터닝하여 캐패시터를 완성한다.
이때, 유전막(43)은 금속유기화학기상증착법(MOCVD)으로 Ta2O5또는 BST를 50Å∼500Å 두께로 증착하며, 증착후 막특성 향상 및 결정화를 위해 급속열처리(RTP)를 이용하여 500℃∼800℃ 온도의 질소분위기에서 열처리하고, 산소 공급을 위해 300℃∼500℃ 온도의 산소분위기에서 급속열처리 및 노(furnace) 열처리를 실시한다.
그리고, 상부전극(44)은 화학기상증착법(CVD)으로 루테늄막 또는 백금막을 증착한다.
한편, 상부전극(44)의 패터닝 과정에서 손상받은 유전막의 유전특성을 회복시키기 위해 300℃∼500℃ 온도의 질소 분위기에서 노 열처리한다.
상술한 실시예에서는 스토리지노드콘택을 폴리실리콘플러그, 티타늄실리사이드 및 제1티타늄나이트라이드막의 순서로 적층시켰으나, 스토리지노드콘택 형성시, 하부전극과 접착력을 강화시키고 후속 습식식각에 대한 저항력이 증대시키며 티타늄실리사이드막과 제1티타늄나이트라이드막의 산화를 방지하기 위해 제1티타늄나이트라이드막상에 루테늄막(Ru)을 형성할 수 있다.
즉, 티타늄실리사이드막을 형성한 후, 전면에 제1티타늄나이트라이드막을 증착하고, 제1티타늄나이트라이드막을 에치백하여 제1티타늄나이트라이드막을 콘택홀에 부분 매립시킨 다음, 제1티타늄나이트라이드막상에 루테늄막을 화학기상증착법 (CVD)이나 물리기상증착법(PVD)으로 증착하고, 화학적기계적연마하여 폴리실리콘플러그/티타늄실리사이드막/제1티타늄나이트라이드막/루테늄막의 순서로 적층된 스토리지노드콘택을 형성할 수도 있다.
이와 같이 스토리지노드콘택을 형성하면, 폴리실리콘플러그/티타늄실리사이드막/제1티타늄나이트라이드막의 순서로 적층된 스토리지노드콘택에 비해 티타늄실리사이드막/제1티타늄나이트라이드막의 산화억제 효과가 크다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 습식식각 용액에 의한 층간절연막의 어택을 방지하므로써 캐패시터의 수율을 향상시키고, 후속 열공정시 스토리지노드콘택이 산화되는 것을 억제하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 반도체기판에 연결되는 스토리지노드콘택을 형성하는 단계;
    상기 층간절연막상에 제1식각정지막, 제2식각정지막과 희생막을 차례로 형성하는 단계;
    상기 희생막, 상기 제2식각정지막 및 상기 제1식각정지막을 순차적으로 식각하여 상기 스토리지노드콘택을 오픈시키는 오목패턴을 형성하는 단계;
    상기 스토리지노드콘택을 오픈시키면서 상기 오목패턴의 내벽에 접하는 제3식각정지막을 형성하는 단계;
    상기 오목패턴을 채우면서 상기 스토리지노드콘택에 연결되는 하부전극을 형성하는 단계;
    상기 희생막을 선택적으로 습식식각하는 단계;
    상기 제2식각정지막과 상기 제3식각정지막을 선택적으로 제거하되, 상기 제1식각정지막과 상기 하부전극이 접하는 부분에 상기 제3식각정지막으로 된 산화억제막을 잔류시키는 단계; 및
    상기 하부전극상에 유전막과 상부전극을 차례로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 제1식각정지막은 실리콘질화물이고, 상기 제2식각정지막과 상기 제3식각정지막은 티타늄나이트라이드막인 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제2항에 있어서,
    상기 제3식각정지막을 형성하는 단계는,
    상기 오목패턴을 포함한 상기 희생막상에 상기 티타늄나이트라이드막을 형성하는 단계; 및
    상기 티타늄나이트라이드막을 블랭킷 에치백하여 상기 오목패턴의 내벽에 접하는 스페이서 형태의 상기 제3식각정지막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  4. 제1항에 있어서,
    상기 산화억제막을 형성하는 단계는,
    상기 제1식각정지막과 상기 하부전극의 선택비를 이용한 습식식각법으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  5. 제1항에 있어서,
    상기 제1식각정지막은 100Å∼1500Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제1항에 있어서,
    상기 제2식각정지막은 물리기상증착법을 통해 100Å∼1500Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제1항에 있어서,
    상기 제3식각정지막은 화학기상증착법을 통해 50Å∼500Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제1항에 있어서,
    상기 스토리지노드콘택은 상기 하부전극에 접하는 부분에 적어도 루테늄막이 형성된 특징으로 하는 캐패시터의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 및 제3식각정지막은 동일 물질이되, 상기 제1식각정지막보다 상기 하부전극과의 접착력이 큰 것을 특징으로 하는 캐패시터의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935194B1 (ko) * 2007-11-14 2010-01-06 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
CN110364415A (zh) * 2018-04-10 2019-10-22 三星电子株式会社 制造包括不同的阻挡层结构的半导体装置的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992344B2 (en) * 2002-12-13 2006-01-31 International Business Machines Corporation Damascene integration scheme for developing metal-insulator-metal capacitors
US7842581B2 (en) 2003-03-27 2010-11-30 Samsung Electronics Co., Ltd. Methods of forming metal layers using oxygen gas as a reaction source and methods of fabricating capacitors using such metal layers
KR100505680B1 (ko) * 2003-03-27 2005-08-03 삼성전자주식회사 루테늄층을 갖는 반도체 메모리 소자의 제조방법 및루테늄층제조장치
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
KR100614803B1 (ko) * 2004-10-26 2006-08-22 삼성전자주식회사 커패시터 제조 방법
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR20060102125A (ko) * 2005-03-23 2006-09-27 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US8912522B2 (en) * 2009-08-26 2014-12-16 University Of Maryland Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US10032569B2 (en) * 2009-08-26 2018-07-24 University Of Maryland, College Park Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US8664076B2 (en) * 2011-09-21 2014-03-04 Texas Instruments Incorporated Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density
CN104716084B (zh) * 2013-12-12 2017-10-27 华邦电子股份有限公司 半导体元件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319874B1 (ko) * 1995-02-16 2002-08-21 삼성전자 주식회사 반도체장치의커패시터및그제조방법
KR0170308B1 (ko) * 1995-12-05 1999-02-01 김광호 강유전체 캐패시터의 제조방법
US6184074B1 (en) * 1997-12-17 2001-02-06 Texas Instruments Incorporated Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
US6096594A (en) 1998-11-09 2000-08-01 United Microelectronics Corp. Fabricating method of a dynamic random access memory
KR100275752B1 (ko) 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
KR100317042B1 (ko) * 1999-03-18 2001-12-22 윤종용 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
KR100640563B1 (ko) * 1999-11-13 2006-10-31 삼성전자주식회사 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법
KR100604659B1 (ko) * 1999-12-30 2006-07-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100323723B1 (ko) * 2000-01-17 2002-02-19 박종섭 반도체 소자의 캐패시터 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935194B1 (ko) * 2007-11-14 2010-01-06 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
CN110364415A (zh) * 2018-04-10 2019-10-22 三星电子株式会社 制造包括不同的阻挡层结构的半导体装置的方法
CN110364415B (zh) * 2018-04-10 2023-05-02 三星电子株式会社 制造包括不同的阻挡层结构的半导体装置的方法

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