KR20060102125A - 반도체 소자의 캐패시터 형성방법 - Google Patents

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KR20060102125A
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Abstract

본 발명은 유전막의 막질을 개선할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명은, 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계; 상기 기판 상에 금속 스토리지 전극을 형성하는 단계; 상기 금속 스토리지 전극 상에 HfO2의 단일막, Al2O3의 단일막 및 HfO2와 Al2O3의 적층막 중에서 어느 하나로 이루어진 유전막을 형성하는 단계; 상기 유전막과 금속 전극간의 계면 특성이 개선되도록 상기 유전막을 CF4 플라즈마 처리하는 단계; 및 상기 유전막 상에 금속 플레이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1c는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 3a는 유전막에 대한 CF4 플라즈마 처리를 수행하지 않은 경우에서의 C-V 히스테리시스 특성을 보여주는 도면.
도 3b는 유전막에 대한 CF4 플라즈마 처리를 수행한 경우에서의 C-V 히스테리시스 특성을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 층간절연막
23 : 콘택홀 24 : 스토리지 노드 콘택
25 : 식각정지용 질화막 26 : 캡산화막
27 : 감광막 패턴 28 : 홀
29 : 금속실리사이드막 30 : 금속 스토리지 전극
31 : 유전막 32 : CF4 플라즈마 처리
33 : 금속 플레이트 전극 35 : MIM 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 유전막의 막질을 개선할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근, 메모리 반도체 소자의 디자인 룰(Design rule)이 작아짐에 따라 소망하는 충전용량을 확보하기 위해 캐패시터의 높이, 즉, 전극 높이는 계속해서 높아지고 있고, 유전막의 두께는 더욱 얇아지고 있다. 이것은 충전용량이 전극 면적 및 유전막의 유전율에 비례하고, 전극간 간격에 해당하는 유전막의 두께에 반비례하기 때문이다. 특히, 전극 높이의 증가는 한계가 있으므로, 충분한 충전용량을 확보하기 위한 연구는 유전막의 두께를 감소시키는 방향 및 새로운 유전막을 개발하는 방향으로 진행되고 있다.
또한, 충분한 충전용량을 확보하기 위한 연구는 유전막 자체의 개발 뿐만 아니라, 사용하는 전극 물질이 폴리실리콘에서 금속으로 변화하는 추세이다. 예컨데, 유전물질로 Ta2O5막을 적용함에 있어서, 전극물질이 폴리실리콘일 경우에는 Ta2O5의 유전막 두께를 낮추면 누설전류의 증가가 초래되지만, 전극 물질이 금속일 경우에 Ta2O5의 유전막 두께를 낮추더라도 유효산화막두께(Tox)를 낮추어 충전용량을 확보함과 동시에 누설전류 특성도 확보할 수 있다.
결국, 메모리 반도체 소자의 고집적화에 부합하는 충분한 충전용량의 확보를 위해서는 금속 전극의 채용이 불가피하다.
도 1a 내지 도 1c는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 스토리지 노드 콘택(3)을 구비한 반도체 기판(1) 상에 식각정지용 질화막(4)을 형성한다. 이때, 상기 스토리지 노드 콘택(3)의 측면에는 질화막 재질의 스페이서(미도시)가 형성된다. 그 다음, 상기 식각정지용 질화막(4) 상에 캡산화막(5)을 형성한다. 이어서, 상기 캡산화막(5) 상에 스토리지 전극이 형성될 영역을 한정하는 감광막 패턴(6)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴을 식각 마스크로 사용하여 캡산화막(5)과 식각정지용 질화막(4)을 식각해서 스토리지 노드 콘택(3)을 노출시키는 홀을 형성한다. 그 다음, 상기 감광막 패턴을 제거한 상태에서, 공지의 공정에 따라 노출된 스토리지 노드 콘택(3)의 표면에 금속 실리사이드막, 예컨데, 티타늄 실리사이드막(7)을 형성한다.
도 1c를 참조하면, 상기 티타늄 실리사이드막(7)을 포함한 홀 표면 상에, 예컨데, 티타늄 질화막으로 이루어진 금속 스토리지 전극(8)을 형성한다. 그런다음, 상기 금속 스토리지 전극(8)을 포함한 기판 전면 상에 유전막(9)과 금속 플레이트 전극(10)를 차례로 형성하여 MIM 캐패시터(12)의 형성을 완성한다.
상기에서, MIM 캐패시터(12)의 유전막으로서는 유전상수가 큰 HfO2 또는 Al2O3의 단일막, 혹은, 이들의 적층막이 통상 이용된다.
그런데, 상기한 바와 같이, 유전막으로서 유전상수가 큰 물질을 적용하면서 MIM 구조로 캐패시터를 형성함에 따라 100~80nm급 소자에서 요구되는 충전용량(Cs)과 누설전류 특성은 어느 정도 만족시키고 있지만, 향후 반도체 소자의 디자인 룰이 더욱 감소할 경우, 상기한 바와 같은 유전상수가 큰 물질로는 요구되는 충전용량과 누설전류 특성을 동시에 만족시키기 어려운 문제점이 있다. 이는 추가로 유전막의 막질 개선이 요구됨을 의미한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 유전막의 막질을 개선할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 유전막의 막질 개선을 통해 80㎚급 이하 소자에서 요구되는 충전용량 및 누설전류 특성을 동시에 만족시킬 수 있도록 하는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계; 상기 기판 상에 금속 스토리지 전극을 형성하는 단계; 상기 금속 스토리지 전극 상에 HfO2의 단일막, Al2O3의 단일막 및 HfO2와 Al2O3의 적층막 중에서 어느 하나로 이루어진 유전막을 형성하는 단계; 상기 유전막과 금속 전극간의 계면 특성이 개선되도록 상기 유전막을 CF4 플라즈마 처리하는 단계; 및 상기 유전막 상에 금속 플레이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 스토리지 노드 콘택은 표면에 금속실리사이드막을 구비한 폴리실리콘으로 이루어진다.
상기 금속 스토리지 전극은 TiN으로 이루어지며, 스퍼터링 방식, CVD 방식 또는 ALD 방식 중에서 어느 하나의 방식에 따라 50∼1000Å의 두께로 형성한다.
상기 유전막은 MOCVD 및 ALD 방식에 따라 50∼400Å의 두께로 형성한다.
상기 CF4 플라즈마 처리는 60∼3600초 동안 수행한다.
상기 금속 플레이트 전극은 TiN 또는 Ru로 이루어지며, 스퍼터링 방식, CVD 방식 또는 ALD 방식 중에서 어느 하나의 방식에 따라 500∼3000Å의 두께로 형성한다.
또한, 본 발명은, 폴리실리콘 재질의 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계; 상기 기판 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계; 상기 노출된 스토리지 노드 콘택 표면에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막을 포함한 홀 표면 상에 금속 스토리지 전극을 형성하는 단계; 상기 금속 스토리지 전극 상에 HfO2의 단일막, Al2O3의 단일막 및 HfO2와 Al2O3의 적층막 중에서 어느 하나로 이루어진 유전막을 형성하는 단계; 상기 유전막과 금속 전극간의 계면 특성이 개선되도록 상기 유전막을 CF4 플라즈마 처리하는 단계; 및 상기 유전막 상에 금속 플레이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 유전막의 CF4 플라즈마 처리는 60∼3600초 동안 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부패턴(미도시)이 형성된 반도체 기판(21)을 마련한다. 그 다음, 상기 하부패턴을 덮도록 기판 전면 상에 층간절연막(22)을 형성한 후, 상기 층간절연막(22)을 식각하여 콘택홀(23)을 형성한다. 이어서, 상기 콘택홀(23) 내에 폴리실리콘막을 매립시켜 스토리지 노드 콘택(24)을 형성한다.
다음으로, 상기 스토리지 노드 콘택(24)을 포함한 기판 결과물 상에 식각정지용 질화막(25)과 캡산화막(26)을 차례로 형성한다. 여기서, 상기 식각정지용 질화막(25)과 캡산화막(26)은 그들의 두께 합이 6000∼30000Å 정도가 되도록 함이 바람직하며, 상기 식각정지용 질화막(25)은 100∼2000Å의 두께로 형성한다. 상기 캡산화막(26)은 BPSG, PSG 및 TEOS 산화막 중에서 어느 하나로 형성한다.
계속해서, 상기 캡산화막(26) 상에 감광막의 도포, 노광 및 현상을 통해 스토리지 전극이 형성될 영역을 한정하는 감광막 패턴(27)을 형성한다.
도 2b를 참조하면, 감광막 패턴을 식각 마스크로 사용해서 캡산화막(26)과 식각정지용 질화막(25)을 식각하고, 이를 통해, 스토리지 노드 콘택(24)을 노출시키는 홀(28)을 형성한다. 그 다음, 상기 노출된 스토리지 노드 콘택(24)의 표면 일부를 선택적으로 식각한다.
도 2c를 참조하면, 상기 식각된 스토리지 노드 콘택(24)의 표면에 금속 실리사이드막(29)을 형성한다. 여기서, 상기 금속 실리사이드막(29)은 금속 스토리지 전극과 폴리실리콘 재질의 스토리지 노드 콘택(24)간 안정적인 오믹 콘택(ohmic contact)을 이룸과 동시에 금속 스토리지 전극으로부터 상기 스토리지 노드 콘택(24)으로의 금속 원자 확산에 따른 결함 발생이 차단되도록 하기 위해 형성해주는 것이다. 한편, 상기 금속 실리사이드막(29)은 식각된 스토리지 노드 콘택(24) 표면에 Ti, Co 또는 Zr과 같은 전이 금속막(미도시)을 증착한 후, 열처리하는 것에 의해 폴리실리콘 재질의 스토리지 노드 콘택(24)과 전이 금속막간의 계면에 형성된다. 상기 금속 실리사이드막(29)의 형성 후, 미반응된 전이 금속막은 습식 식각을 통해 제거한다.
다음으로, 상기 기판 결과물 상에 스퍼터링, CVD 또는 ALD 방식에 따라 50∼1000Å의 두께로 스토리지 전극용 금속막을 증착한 후, 캡산화막(27) 상에 증착된 금속막 부분을 선택적으로 제거하여 상기 금속 실리사이드막(29)을 포함한 홀(28) 표면 상에 금속 스토리지 전극(30)을 형성한다. 여기서, 상기 금속 스토리지 전극(30) 물질로서는, 바람직하게, TiN을 이용한다.
도 2d를 참조하면, 스토리지 전극(30) 및 캡산화막(26) 상에 유전상수가 큰 HfO2의 단일막, Al2O3의 단일막, 또는, 이들의 적층막으로 이루어진 유전막(31)을 형성한다. 여기서, 상기 유전막(31)은 MOCVD 및 ALD 방식에 따라 50∼400Å의 두께로 형성한다.
그 다음, 상기 유전막(31)의 막질이 개선되도록, 즉, 유전막과 금속 전극간 의 계면 특성이 향상되도록, 상기 유전막(31)에 대해 60∼3600초 동안 CF4 플라즈마 처리(32)를 실시한다. 여기서, 상기 유전막(31)에 대해 CF4 플라즈마 처리를 하게 되면, 이후에 자세하게 설명하겠지만, 유전막(31)의 막질이 개선되어 80㎚급 이하 소자에서 요구되는 충전용량(Cs)과 누설전류 특성을 동시에 확보할 수 있다.
도 2e를 참조하면, 유전막(31) 상에 금속 플레이트 전극(33)를 형성하고, 이 결과로서, 본 발명에 따른 MIM 캐패시터(35)의 형성을 완성한다. 이때, 상기 금속 플레이트 전극(33)은 스퍼터링, CVD 또는 ALD 방식에 따라 500∼3000Å의 두께로 형성하며, TiN 또는 Ru 중에서 어느 하나를 사용하여 형성한다.
전술한 바와 같이, 본 발명의 MIM 캐패시터는 유전상수가 큰 물질로 유전막을 형성한 후, 이 유전막에 대해 CF4 플라즈마 처리를 실시함으로써 유전막의 막질을 향상시켜, 80㎚급 이하의 소자에서 요구되는 충전용량(Cs)과 누설전류 특성을 동시에 확보할 수 있다.
도 3a 및 도 3b는 유전막에 대한 CF4 플라즈마 처리 유무에 따른 C-V 히스테리시스 특성을 보여주는 도면으로서, 도 3a는 CF4 플라즈마 처리를 수행하지 않은 경우이고, 도 3b는 유전막에 대한 CF4 플라즈마 처리를 수행한 경우의 도면이다.
도시된 바와 같이, HfO2의 단일막으로 이루어진 유전막을 증착한 후, CF4 플라즈마 처리를 실시하게 되면, 불소(F) 이온이 계면 트랩 밀도(interface trap density)를 감소시킴으로써 HfO2 유전막과 금속전극간 계면 특성을 향상시키게 된다. 따라서, 본 발명은 80㎚급 이하의 소자에서 요구되는 충분한 충전용량을 확보하면서 누설전류 특성 또한 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 유전막에 대해 CF4 플라즈마 처리를 실시하여 유전막과 금속전극간 계면 특성을 향상시켜 줌으로써 요구되는 충전용량(Cs)과 누설전류 특성을 동시에 확보할 수 있으며, 그래서, 안정적인 특성을 나타내는 캐패시터를 구비한 소자의 제조를 가능하게 할 수 있다.
또한, 본 발명은 향후 소자의 디자인 룰이 더욱 감소하더라도 유전막의 물질 변경 없이 CF4 플라즈마 처리만을 통해 유전막의 막질을 개선시킬 수 있으므로, 고집적 소자의 제조를 용이하게 할 수 있다.

Claims (15)

  1. 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계;
    상기 기판 상에 금속 스토리지 전극을 형성하는 단계;
    상기 금속 스토리지 전극 상에 HfO2의 단일막, Al2O3의 단일막 및 HfO2와 Al2O3의 적층막 중에서 어느 하나로 이루어진 유전막을 형성하는 단계;
    상기 유전막과 금속 전극간의 계면 특성이 개선되도록 상기 유전막을 CF4 플라즈마 처리하는 단계; 및
    상기 유전막 상에 금속 플레이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 스토리지 노드 콘택은 표면에 금속실리사이드막을 구비한 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 금속 스토리지 전극은 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 금속 스토리지 전극은 스퍼터링 방식, CVD 방식 및 ALD 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식에 따라 50∼1000Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 유전막은 MOCVD 또는 ALD 방식에 따라 50∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 CF4 플라즈마 처리는 60∼3600초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서, 상기 금속 플레이트 전극은 TiN 또는 Ru로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 금속 플레이트 전극은 스퍼터링 방식, CVD 방식 및 ALD 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식에 따라 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터의 형성방법.
  9. 폴리실리콘 재질의 스토리지 노드 콘택을 구비한 반도체 기판을 제공하는 단계;
    상기 기판 상에 캡산화막을 형성하는 단계;
    상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계;
    상기 노출된 스토리지 노드 콘택 표면에 금속실리사이드막을 형성하는 단계;
    상기 금속실리사이드막을 포함한 홀 표면 상에 금속 스토리지 전극을 형성하는 단계;
    상기 금속 스토리지 전극 상에 HfO2의 단일막, Al2O3의 단일막 및 HfO2와 Al2O3의 적층막 중에서 어느 하나로 이루어진 유전막을 형성하는 단계;
    상기 유전막과 금속 전극간의 계면 특성이 개선되도록 상기 유전막을 CF4 플라즈마 처리하는 단계; 및
    상기 유전막 상에 금속 플레이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 9 항에 있어서, 상기 금속 스토리지 전극은 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 9 항에 있어서, 상기 금속 스토리지 전극은 스퍼터링 방식, CVD 방식 및 ALD 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식에 따라 50∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 9 항에 있어서, 상기 유전막은 MOCVD 또는 ALD 방식에 따라 50∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 9 항에 있어서, 상기 CF4 플라즈마 처리는 60∼3600초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 9 항에 있어서, 상기 금속 플레이트 전극은 스퍼터링 방식, CVD 방식 및 ALD 방식으로 구성된 그룹으로부터 선택되는 어느 하나의 방식에 따라 500∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터의 형성방법.
  15. 제 9 항에 있어서, 상기 금속 플레이트 전극은 TiN 또는 Ru로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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