KR100268940B1 - 반도체 소자의 커패시터 및 그 제조방법 - Google Patents
반도체 소자의 커패시터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100268940B1 KR100268940B1 KR1019970025836A KR19970025836A KR100268940B1 KR 100268940 B1 KR100268940 B1 KR 100268940B1 KR 1019970025836 A KR1019970025836 A KR 1019970025836A KR 19970025836 A KR19970025836 A KR 19970025836A KR 100268940 B1 KR100268940 B1 KR 100268940B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- tantalum oxide
- oxide film
- capacitor
- silicon substrate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 전하축적용량을 증가시키도록 한 반도체 소자의 커패시터 및 그 제조방법에 관한 것으로서, 실리콘 기판상에 콘택홀을 가지고 형성되는 절연막과, 상기 콘택홀 및 그에 인접한 절연막상에 형성되는 하부전극과, 상기 하부전극을 포함한 실리콘 기판의 전면에 형성되는 제 1 산화 탄탈륨막 및 고유전막 및 제 2 산화 탄탈륨막과, 그리고 상기 제 2 산화 탄탈륨막을 포함한 실리콘 기판의 전면에 형성되는 상부전극을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 축적용량을 향상시키도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.
특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.
이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장도니다.
따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어던 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.
이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.
즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조등과 같은 다양한 3차원 구조의 커패시터사 제안되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 실리콘 기판(11)상에 실리콘 산화막(12)을 형성하고, 상기 실리콘 산화막(12)을 사진석판술 및 식각공정으로 선택적으로 제거하여 상기 실리콘 기판(11)의 표면이 소정부분 노출되도록 콘택홀(Contact Hole)(13)을 형성한다.
도 1b에 도시한 바와같이 상기 콘택홀(13)을 포함한 실리콘 기판(11)의 전면에 제 1 폴리 실리콘(14) 및 절연막(15)을 차례로 형성하고, 상기 절연막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 포토레지스트(16)를 패터닝(Patterning)한다.
이때 상기 실리콘 산화막(12)과 절연막(15)의 식각 선택비는 서로 다르게 형성한다.
도 1c에 도시한 바와같이 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 실리콘 산화막(12)의 표면이 노출되도록 상기 절연막(15)과 제 1 폴리 실리콘(14)을 선택적으로 제거하여 절연막 패턴(15a) 및 제 1 폴리 실리콘 패턴(14a)을 형성한다.
도 1d에 도시한 바와같이 상기 포토레지스트(16)를 제거하고, 상기 절연막 패턴(15a)을 포함한 실리콘 기판(11)의 전면에 제 2 폴리 실리콘을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 절연막 패턴(15a) 및 제 1 폴리 실리콘 패턴(14a)의 양측면에 제 2 폴리 실리콘 측벽(17)을 형성한다.
도 1e에 도시한 바와같이 상기 절연막 패턴(15a)을 습식식각(Wet Etch)으로 제거하고, 상기 제 1 폴리 실리콘 패턴(14a) 및 제 2 폴리 실리콘 측벽(17)에 자연적으로 형성된 자연 산화막을 제거한 후, 상기 실리콘 기판(11)의 전면에 RTN(Rapid Thermal Nitridation)처리를 실시하여 상기 제 1 폴리 실리콘 패턴(14a)과 제 2 폴리 실리콘 측벽(17)의 표면에 10Å 두께의 실리콘 질화막(18)을 형성한다.
여기서 상기 RTN 처리의 조건은 800~900℃의 온도에서 NH3가스를 이용하여 커패시터의 축적용량의 저하를 방지한다.
이어, 상기 실리콘 질화막(18)을 포함한 실리콘 기판(11)의 전면에 산화탄탈륨(Ta2O5)(19)막을 형성하고, 상기 산화 탄탈륨막(19)에 열처리 공정을 실시한다.
이때 상기 산화 탄탈륨막(19)은 누설전류가 크기 때문에 산소분위기에서 열처리하여 누설전류의 원인이라고 알려져 있는 상기 산화 탄탈륨막(19)내의 산소공극을 채워주거나 탄소를 제거하여 사용한다.
도 1e에 도시한 바와같이 상기 열처리가 끝난 산화 탄탈륨(19)을 포함한 실리콘 기판(11)의 전면에 티타늄 실리사이드막(20)을 형성한다.
여기서 상기 제 1 폴리 실리콘 패턴(14a)과 제 2 폴리 실리콘 측벽(17)은 커패시터의 하부전극이고, 상기 실리콘 질화막(18)과 산화 탄탈륨막(19)은 유전체막이며, 상기 티타늄 실리사이드막(20)은 커패시터의 상부전극이다.
그러나 이와같은 종래의 반도체 소자의 커패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 폴리 실리콘과 산화 탄탈륨막의 계면에 실리콘 산화막층이 형성되어 산소 분위기에서 열처리할 때 커패시터의 전하축적용량을 감소시킨다.
또한, BST, STO 등의 고유전막을 사용하는 경우에는 Pt, Ir, Ru 등의 금속이나 산화금속의 전극을 사용하는데 이러한 금속물질을 기존공정에서 사용하는 폴리 실리콘위에 증착하면 실리사이드를 형성하기 때문에 그 사이에 베리어 금속을 사용하여 한다.
그리고 폴리 실리콘위에 BST를 증착하면 폴리 실리콘계면이 급속히 산화되어 유전율을 감소시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 산화 탄탈륨막과 고유전막을 이용하여 축적용량을 높이도록 한 반도체 소자의 커패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자의 커패시터를 나타낸 구조단면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 실리콘 산화막
23 : 콘택홀 24 : 제 1 폴리 실리콘
25 : 절연막 26 : 포토레지스트
27 : 제 2 폴리 실리콘 측벽 28 : 실리콘 질화막
29 : 제 1 산화 탄탈륨막 30 : 고유전막
31 : 제 2 산화 탄탈륨막 32 : 티타늄 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터는 실리콘 기판상에 콘택홀을 가지고 형성되는 절연막과, 상기 콘택홀 및 그에 인접한 절연막상에 형성되는 하부전극과, 상기 하부전극을 포함한 실리콘 기판의 전면에 형성되는 제1 산화 탄탈륨막 및 고유전막 및 제 2 산화 탄탈륨막과, 그리고 상기 제 2 산화 탄탈륨막을 포함한 실리콘 기판의 전면에 형성되는 상부전극을 포함하여 구성됨을 특징으로 하는 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 제조방법은 실리콘 기판상에 콘택홀을 갖는 절연막을 형성하는 단계와, 상기 콘택홀 내부 및 그에 인접한 절연막상에 하부전극을 형성하는 단계와, 상기 하부전극을 포함한 실리콘 기판의 전면에 제 1 산화 탄탈륨막 및 고유전막 및 제 2 산화 탄탈륨막을 차례로 형성하는 단계와, 그리고 상기 제 2 산화 탄탈륨막을 포함한 실리콘 기판의 전면에 상부전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 커패시터 및 그 제조방법을 상세히 설명하면 다음과 같다.
본 발명은 고집적 반도체 소자의 적층 커패시터의 전하축적용량을 극대화하기 위해서 유전율이 큰 물질을 사용하는 시도가 폭넓게 이루어지고 있다.
먼저, 산화 탄탈륨막을 사용하는 DRAM 셀 커패시터의 경우에는 상기 산화 탄탈륨 자체의 유전상수가 25이하이기 때문에 축적용량의 증가가 크지 않으며, 더구나 산화 탄탈륨을 산소 분위기에서 열처리하는 과정에서 하부전극의 폴리 실리콘위에 실리콘 산화막이 형성되어 전체 커패시터의 유전율은 15에서 20 정도에 지나지 않는다.
일반적으로 MIS 구조의 산화 탄탈륨 커패시터의 경우에 누설전류가 충분히 작으면서 얻을 수 있는 축적용량은 실리콘 산화막의 환산 두께로 30Å정도가 한계이다.
다음으로 BST 등의 고유전막을 사용하는 커패시터의 경우에는 폴리 실리콘을 하부전극으로 사용할 수 없는데 그 이유는 BST를 증착할 때 폴리 실리콘위에 실리콘 산화막이 형성되기 때문이다.
본 발명에서는 산화 탄탈륨막을 사용한 커패시터 제조공정에 BST 등의 고유전 막을 형성함으로써 전하축적용량을 산화 탄탈륨막만을 썼을때에 비해 높일 수 있도록 한 것이다.
물론 이러한 구조의 커패시터는 금속전극을 사용하고 BST만을 이용한 커패시터에 비해서는 전하축적용량이 훨씬 작아지게 되지만, 산화 탄탈륨막 커패시터의 입장에서 보면 간단한 공정을 추가함으로써 유전율이 높은 커패시터를 제조할 수 있는 방법을 제시한 것이다.
도 2는 본 발명에 의한 반도체 소자의 커패시터를 나타낸 구조단면도이고, 도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
도 2에 도시한 바와같이 실리콘 기판(21)상에 콘택홀을 갖고 형성되는 실리콘 산화막(22)과, 상기 콘택홀 내부와 그에 인접한 실리콘 산화막(22)상에 형성되는 제 1 폴리 실리콘 패턴(24a)과, 상기 제 1 폴리 실리콘 패턴(24a)의 양측면에 상기 제 1 폴리 실리콘 패턴(24a)의 표면보다 높게 형성되는 제 2 폴리 실리콘 측벽(27)과, 상기 제 1 폴리 실리콘 패턴(24a) 및 제 2 폴리 실리콘 측벽(27)의 표면에 형성되는 실리콘 질화막(28)과, 상기 실리콘 질화막(28)을 포함한 실리콘 기판(21)의 전면에 형성되는 제 1 산화 탄탈륨막(29)과 고유전막(30) 및 제 2 산화 탄탈륨막(31)과, 상기 제 2 산화 탄탈륨막(31)을 포함한 실리콘 기판(21)의 전면에 형성되는 티타늄 실리사이드막(32)을 포함하여 구성된다.
여기서 상기 제 1, 제 2 산화 탄탈륨(29,31)의 두께는 30~80Å이고, 상기 고유전막(30)은 50~200Å 두께로 형성되고, 상기 제 1 폴리 실리콘 패턴(24a) 및 제 2 폴리 실리콘 측벽(27)으로 이루어진 하부전극은 실린더형 구조이다.
상기와 같이 구성된 반도체 소자의 커패시터 제조방법은 먼저, 도 3a에 도시한 바와같이 실리콘 기판(21)상에 실리콘 산화막(22)을 형성하고, 상기 실리콘 산화막(22)을 사진석판술 및 식각공정으로 선택적으로 제거하여 상기 실리콘 기판(21)의 표면이 소정부분 노출되도록 콘택홀(23)을 형성한다.
도 3b에 도시한 바와같이 상기 콘택홀(23)을 포함한 실리콘 기판(21)의 전면에 제 1 폴리 실리콘(24) 및 절연막(25)을 차례로 형성하고, 상기 절연막(25)상에 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 포토레지스트(26)를 패터닝(Patterning)한다.
이때 상기 실리콘 산화막(22)과 절연막(25)의 식각 선택비는 서로 다르게 형성한다.
도 3c에 도시한 바와같이 상기 패터닝된 포토레지스트(26)를 마스크로 이용하여 상기 실리콘 산화막(22)의 표면이 노출되도록 상기 절연막(25)과 제 1 폴리 실리콘(24)을 선택적으로 제거하여 절연막 패턴(25a) 및 제 1 폴리 실리콘 패턴(24a)을 형성한다.
도 3d에 도시한 바와같이 상기 포토레지스트(26)를 제거하고, 상기 절연막 패턴(25a)을 포함한 실리콘 기판(21)의 전면에 제 2 폴리 실리콘을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 절연막 패턴(25a) 및 제 1 폴리 실리콘 패턴(24a)의 양측면에 제 2 폴리 실리콘 측벽(27)을 형성한다.
도 3e에 도시한 바와같이 상기 절연막 패턴(25a)을 습식식각(Wet Etch)으로 제거하고, 상기 제 1 폴리 실리콘 패턴(24a) 및 제 2 폴리 실리콘 측벽(27)에 자연적으로 형성된 자연 산화막을 제거한 후, 상기 실리콘 기판(21)의 전면에 RTN(Rapid Thermal Nitridation)처리를 실시하여 상기 제 1 폴리 실리콘 패턴(24a)과 제 2 폴리 실리콘 측벽(27)의 표면에 10Å 두께의 실리콘 질화막(28)을 형성한다.
여기서 상기 RTN 처리의 조건은 800~900℃의 온도에서 NH3가스를 이용하여 커패시터의 축적용량의 저하를 방지한다.
이어, 상기 실리콘 질화막(28)을 포함한 실리콘 기판(21)의 전면에 제 1 산화 탄탈륨(Ta2O5)막(29)을 형성하고, 상기 제 1 산화 탄탈륨막(29)에 열처리 공정을 실시한다.
이때 상기 제 1 산화 탄탈륨막(29)은 누설전류가 크기 때문에 산소분위기에서 열처리하여 누설전류의 원인이라고 알려져 있는 상기 제 1 산화 탄탈륨막(29)내의 산소공극을 채워주거나 탄소를 제거하여 사용한다.
그리고 상기 제 1 산화 탄탈륨막(29)을 포함한 실리콘 기판(21)의 전면에 BST 등의 고유전막(30)을 형성하고, 상기 고유전막(30)을 포함한 실리콘 기판(21)의 전면에 제 2 산화 탄탈륨막(31)을 형성한 후, 열처리 공정을 실시한다.
이때 상기 제 1 산화 탄탈륨막(29)을 형성한 후, 상기 BST 등의 고유전막(30)을 형성하면, 상기 제 1 폴리 실리콘 패턴(24a) 및 제 2 폴리 실리콘 측벽(27)의 표면에 산화막이 형성되는 것을 상기 제 1 산화 탄탈륨막(29)에 의해 억제할 수 있다.
또한, 상기 고유전막(30)의 전극물질인 Pt, Ru, Ir 등을 사용하지 않고서도 고유전막(30)의 높은 유전율을 이용할 수 있다.
여기서 상기 고유전막(30)상에 제 2 산화 탄탈륨막(31)을 형성함으로써 전하축적용량을 향상시킬 수 있다.
그리고 상기 제 2 산화 탄탈륨막(31)을 포함한 실리콘 기판(21)의 전면에 티타늄 실라시이드막(32)을 형성한다.
여기서 상기 제 1 폴리 실리콘 패턴(24a)과 제 2 폴리 실리콘 측벽(27)은 커패시터의 하부전극이고, 상기 실리콘 질화막(28) 및 제 1 산화 탄탈륨막(29)과 고유전막(30) 및 제 2 산화 탄탈륨막(31)은 유전체막이며, 상기 티타늄 실리사이드(32)는 커패시터의 상부전극이다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 커패시터 및 그 제조방법에 있어서 제 1 산화 탄탈륨과 고유전막 및 제 2 산화 탄탈륨 구조의 유전체막을 형성함으로써 전하축적용량을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 실리콘 기판상에 콘택홀을 가지고 형성되는 절연막과,상기 콘택홀 및 그에 인접한 절연막상에 형성되는 하부전극과,상기 하부전극을 포함한 실리콘 기판의 전면에 형성되는 제 1 산화 탄탈륨막 및 고유전막 및 제 2 산화 탄탈륨막과,상기 제 2 산화 탄탈륨막을 포함한 실리콘 기판의 전면에 형성되는 상부전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서,상기 하부전극은 실린더 구조로 구성됨을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서,상기 하부전극의 표면에 실리콘 질화막이 더 구성됨을 특징으로 하는 반도체 소자의 커패시터.
- 제 1 항에 있어서,상기 제 1, 제 2 산화 탄탈륨막의 두께는 30~80Å이고, 상기 고유전막은 50~200Å 두께로 구성됨을 특징으로 하는 반도체 소자의 커패시터.
- 실리콘 기판상에 콘택홀을 갖는 절연막을 형성하는 단계;상기 콘택홀 내부 및 그에 인접한 절연막상에 하부전극을 형성하는 단계;상기 하부전극을 포함한 실리콘 기판의 전면에 제 1 산화 탄탈륨막 및 고유전막 및 제 2 산화 탄탈륨막을 차례로 형성하는 단계; 그리고상기 제 2 산화 탄탈륨막을 포함한 실리콘 기판의 전면에 상부전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 5 항에 있어서,상기 제 1, 제 2 산화 탄탈륨막을 형성하고 전면에 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 5 항에 있어서,상기 하부전극을 포함한 실리콘 기판의 전면에 RTN 처리로 하부전극의 표면에 실리콘 질화막을 더 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970025836A KR100268940B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체 소자의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970025836A KR100268940B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체 소자의 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990002275A KR19990002275A (ko) | 1999-01-15 |
| KR100268940B1 true KR100268940B1 (ko) | 2000-10-16 |
Family
ID=19510280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970025836A KR100268940B1 (ko) | 1997-06-19 | 1997-06-19 | 반도체 소자의 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268940B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193138A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 半導体装置 |
-
1997
- 1997-06-19 KR KR1019970025836A patent/KR100268940B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193138A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990002275A (ko) | 1999-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100292938B1 (ko) | 고집적디램셀커패시터및그의제조방법 | |
| KR940009628B1 (ko) | 커패시터 및 그 제조방법 | |
| US7179706B2 (en) | Permeable capacitor electrode | |
| KR0170308B1 (ko) | 강유전체 캐패시터의 제조방법 | |
| JP3720434B2 (ja) | 高誘電率の材料を用いたキャパシタ及びその製造方法 | |
| US6114201A (en) | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs | |
| US6656789B2 (en) | Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same | |
| KR19980066285A (ko) | 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 | |
| US5851897A (en) | Method of forming a dram cell with a crown-fin-pillar structure capacitor | |
| US5966612A (en) | Method of making a multiple mushroom shape capacitor for high density DRAMs | |
| JPH08222712A (ja) | キャパシタおよびその製造方法 | |
| US6150213A (en) | Method of forming a cob dram by using self-aligned node and bit line contact plug | |
| US20010039090A1 (en) | Structure of capacitor and method for fabricating the same | |
| US5913129A (en) | Method of fabricating a capacitor structure for a dynamic random access memory | |
| KR100259039B1 (ko) | 반도체장치의커패시터제조방법 | |
| KR100415537B1 (ko) | 반도체 소자 제조 방법 | |
| US5814549A (en) | Method of making porous-si capacitor dram cell | |
| KR100268940B1 (ko) | 반도체 소자의 커패시터 및 그 제조방법 | |
| JPH10242417A (ja) | 半導体装置及びその製造方法 | |
| KR100685674B1 (ko) | 캐패시터의 제조 방법 | |
| JP2000150827A (ja) | 半導体記憶装置の製造方法および半導体装置の製造方法 | |
| KR100474589B1 (ko) | 캐패시터제조방법 | |
| KR100311034B1 (ko) | 반도체장치의캐패시터제조방법 | |
| US20020058376A1 (en) | Capacitor of a semiconductor device and method of manufacturing the same | |
| KR19990039831A (ko) | 반도체 소자의 커패시터 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |