CN110364415A - 制造包括不同的阻挡层结构的半导体装置的方法 - Google Patents

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Abstract

提供了一种制造包括不同的阻挡层结构的半导体装置的方法。所述方法可包括：在基底的第一区、第二区和第三区上形成第一导电层；在第一导电层上形成阻挡层，阻挡层包括顺序地形成的第一阻挡层、第二阻挡层和牺牲层；在阻挡层上顺序地形成第二导电层和第三导电层；执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。

Description

制造包括不同的阻挡层结构的半导体装置的方法
本申请要求于2018年4月10日在韩国知识产权局提交的第10-2018-0041418号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用全部包含于此。
技术领域
本发明构思的实施例涉及制造半导体装置的方法，具体地，涉及制造具有三维沟道区的半导体装置的方法。
背景技术
半导体装置可包括集成电路，集成电路包括金属-氧化物-半导体场效应晶体管(MOS-FET)。随着半导体装置的集成密度增大，MOS-FET正按比例缩小，这导致半导体装置的操作特性的劣化。此外，实现用户所需的晶体管性能正变得更难。已经提出了各种FET结构以克服这些技术问题。例如，已经提议了高k金属栅极结构以代替分别将氧化硅层和多晶硅层用于栅极绝缘层和栅电极的传统的FET。
发明内容
发明构思的一些实施例提供能够减少制造半导体装置的工艺中的工艺变化的方法。发明构思的一些实施例提供能够提高制造半导体装置的工艺中的工艺良率的方法。
根据发明构思的一些实施例，一种制造半导体装置的方法可包括：在基底的第一区至第三区上形成第一导电层；在第一导电层上形成阻挡层，阻挡层包括顺序地形成的第一阻挡层、第二阻挡层和牺牲层；在阻挡层上顺序地形成第二导电层和第三导电层；执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。
根据发明构思的一些实施例，一种制造半导体装置的方法可包括：形成与基底的有源图案交叉的牺牲栅极图案；在牺牲栅极图案的相对侧上形成一对间隔件；去除牺牲栅极图案以在基底的第一区、基底的第二区和基底的第三区上形成由所述一对间隔件限定的栅极沟槽；在栅极沟槽中顺序地形成第一导电层、第一阻挡层、第二阻挡层、牺牲层、第二导电层以及第三导电层；执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区上和第二区上。牺牲层的顶表面的粗糙度可在第一蚀刻工艺期间增大。
附图说明
通过下面结合附图进行的简要描述将更容易理解发明构思的实施例。附图示出如在这里描述的非限制性的示例实施例。
图1是示出根据发明构思的一些实施例的半导体装置的剖视图。
图2是示出根据发明构思的一些实施例的图1的第一晶体管的透视图。
图3是示出根据发明构思的一些实施例的半导体装置的剖视图。
图4A至图6A是示出根据发明构思的一些实施例的制造半导体装置的方法的操作的剖视图。
图4B至图6B是分别示出根据发明构思的一些实施例的图4A至图6A的第一区的透视图。
图7至图16是示出根据发明构思的一些实施例的制造半导体装置的方法的操作的剖视图。
应注意的是，这些附图意图示出在一些示例实施例中使用的方法、结构和/或材料的一般特性，并且意图对下面的书面描述进行补充。然而，这些附图不是按比例缩放并且可不精确地反映任何给出的实施例的精确的结构特性或性能特性，并且不应被解释为限定或限制示例实施例所包含的数值或性能的范围。例如，为了清楚起见，可减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。各种附图中的相似或相同的附图标记的使用意图指示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更充分地描述发明构思的示例实施例，示例实施例示出在附图中。
图1是示出根据发明构思的一些实施例的半导体装置的剖视图。图2是示出图1的第一晶体管的透视图。图3是示出根据发明构思的一些实施例的半导体装置的剖视图。
参照图1，基底100可具有有源区。基底100可以是半导体基底。半导体基底可以是，例如，体硅晶圆、绝缘体上硅(SOI)晶圆、锗晶圆、绝缘体上锗(GOI)晶圆、硅-锗晶圆或者包括由选择性外延生长(SEG)工艺形成的外延层的基底。体硅基底可用n型或p型杂质掺杂。在一些实施例中，半导体基底可以是III-V族化合物半导体基底。例如，III-V族化合物半导体基底可由砷化镓(GaAs)、砷化镓铟(InGaAs)和砷化镓铝(AlGaAs)中的至少一种形成，或者可包括砷化镓(GaAs)、砷化镓铟(InGaAs)和砷化镓铝(AlGaAs)中的至少一种。
具有不同的阈值电压的第一晶体管T1、第二晶体管T2和第三晶体管T3可位于基底100上。一些实施例可包括三个晶体管，但是发明构思的实施例不限于此。
第一晶体管T1、第二晶体管T2和第三晶体管T3可分别位于基底100的第一区R1、第二区R2和第三区R3上。第一晶体管T1、第二晶体管T2和第三晶体管T3中的每个可以是其沟道区具有三维鳍结构的鳍型晶体管(例如，finFET)。第一晶体管T1可以是p型晶体管，第三晶体管T3可以是n型晶体管。虽然第一晶体管T1、第二晶体管T2和第三晶体管T3在图1中示出为彼此直接接触，但是在一些实施例中，第一晶体管T1、第二晶体管T2和第三晶体管T3可彼此在空间上分离且电分离。
在下文中，将参照图2中示出的第一晶体管T1描述第一晶体管T1、第二晶体管T2和第三晶体管T3的共同结构特征。将通过与第一晶体管T1的比较来描述第二晶体管T2和第三晶体管T3的一些结构特征。
参照图1和图2，第一晶体管T1可包括位于基底100的第一区R1上的鳍F1、沟槽114、界面层116、介电层120和栅电极180。
鳍F1可位于基底100上。鳍F1可在第一方向D1上延伸。鳍F1可以是基底100的一部分或者可以是从基底100生长的外延图案。鳍F1可由半导体材料(例如，硅(Si)或锗(Ge))形成或者可包括半导体材料(例如，硅(Si)或锗(Ge))。例如，鳍F1可由IV-IV族化合物半导体材料和III-V族化合物半导体材料中的至少一种形成或者可包括IV-IV族化合物半导体材料和III-V族化合物半导体材料中的至少一种。IV-IV族化合物半导体材料可包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种不同的元素或者掺杂有IV族元素的二元化合物或三元化合物。此外，III-V族化合物半导体材料可包括包含III族元素(例如，铝(Al)、镓(Ga)或铟(In))中的至少一种和V族元素(例如，磷(P)、砷(As)或锑(Sb))中的至少一种的二元化合物、三元化合物或四元化合物。
层间绝缘层110可位于基底100上。沟槽114可位于层间绝缘层110中。沟槽114可在与第一方向D1交叉的第二方向D2上延伸。
界面层116可位于沟槽114中。界面层116可覆盖沟槽114的底表面并且可暴露沟槽114的侧表面。在一些实施例中，界面层116可包括氧化硅层。
介电层120可沿沟槽114的内表面。例如，介电层120可共形地覆盖沟槽114的侧表面和底表面。介电层120可包括高k介电绝缘层。例如，介电层120可以是包含铪(Hf)或锆(Zr)的绝缘层。作为示例，介电层120可由氧化铪(HfO2)、氧化铪硅(HfSiO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化锆硅(ZrSiO4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BSTO)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铅钪钽(PST)和铌酸铅锌(PZN)中的至少一种形成或者可包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化锆硅(ZrSiO4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BSTO)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铅钪钽(PSTO)和铌酸铅锌(PZN)中的至少一种。
栅电极180可位于沟槽114中。栅电极180可包括第一导电层130、阻挡层140、第二导电层150、第三导电层160和导电图案170。
第一导电层130可在沟槽114中位于介电层120上。第一导电层130可沿沟槽114的侧表面和底表面。第一导电层130可用于调整栅电极180的逸出功。第一导电层130可由二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种形成或者可包括二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种。
阻挡层140可在沟槽114中位于第一导电层130上。阻挡层140可沿沟槽114的侧表面和底表面。阻挡层140可用于防止第一导电层130在半导体装置的制造工艺期间被非故意地蚀刻或者可用作蚀刻停止层。阻挡层140可包括顺序地位于第一导电层130上的第一阻挡层142、第二阻挡层144和牺牲层146。第一阻挡层142可具有与第一导电层130的晶格常数相等或相似的晶格常数。第一阻挡层142可由其金属元素与第一导电层130的金属元素不同的金属氮化物材料形成或者可包括其金属元素与第一导电层130的金属元素不同的金属氮化物材料。作为示例，第一阻挡层142可由氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)和氮化铝(AlN)中的至少一种形成或者可包括氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)和氮化铝(AlN)中的至少一种。牺牲层146可具有与第二导电层150的晶格常数相等或相似的晶格常数。牺牲层146可由其金属元素与第二导电层150的金属元素不同的金属氮化物材料形成或者可包括其金属元素与第二导电层150的金属元素不同的金属氮化物材料。牺牲层146可由例如氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)和氮化铝(AlN)中的至少一种形成或者可包括氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)和氮化铝(AlN)中的至少一种。在一些实施例中，第一阻挡层142和牺牲层146可由相同的材料形成，但发明构思的实施例不限于此。第二阻挡层144可掩埋或插入在第一阻挡层142与牺牲层146之间。第二阻挡层144可由金属氧化物材料形成或者可包括金属氧化物材料，所述金属氧化物材料的金属元素与第一阻挡层142和牺牲层146中的金属元素相同。作为示例，第二阻挡层144可由氧化钽(TaOx)、氧化钨(WOx)、氧化硅(SiO2)或氧化铝(Al2O3)形成或者可包括氧化钽(TaOx)、氧化钨(WOx)、氧化硅(SiO2)或氧化铝(Al2O3)。第一阻挡层142的顶表面142a可以是基本平坦的。
第二导电层150可在沟槽114中位于阻挡层140上。第二导电层150可沿沟槽114的侧表面和底表面。第二导电层150可用于调整栅电极180的逸出功。第二导电层150可具有小于第一导电层130的逸出功的逸出功。第二导电层150可由含铝金属化合物、其氧化物、其氮化物和其碳化物中的至少一种形成或者可包括含铝金属化合物、其氧化物、其氮化物和其碳化物中的至少一种。在一些实施例中，第二导电层150可由碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、氮化钛铝碳(TiAlCN)和钛铝(TiAl)中的至少一种形成或者可包括碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、氮化钛铝碳(TiAlCN)和钛铝(TiAl)中的至少一种。
第三导电层160可在沟槽114中位于第二导电层150上。第三导电层160可沿沟槽114的侧表面和底表面。第三导电层160可用于调整栅电极180的逸出功。第三导电层160可具有小于第二导电层150的逸出功的逸出功。第三导电层160可由二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种形成或者可包括二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种。在一些实施例中，第二导电层150和第三导电层160可由不同的材料形成。
导电图案170可在沟槽114中位于第三导电层160上。导电图案170可填充具有第三导电层160的沟槽114的未被填充的空间。导电图案170可由钨(W)和铝(Al)中的至少一种形成或可包括钨(W)和铝(Al)中的至少一种。
第二晶体管T2和第三晶体管T3中的一些元件可与第一晶体管T1的一些元件基本相同或相似。
第二晶体管T2可包括位于基底100的第二区R2上的鳍F2、沟槽214、界面层216、介电层220和栅电极280。第二晶体管T2的栅电极280可包括第一导电层230、阻挡层240、第二导电层250和导电图案270而可不包括第三导电层。第二晶体管T2的阻挡层240可包括第一阻挡层242、第二阻挡层244和牺牲层246。与第一晶体管T1相比，第二晶体管T2的栅电极280还可包括位于第二导电层250与牺牲层246之间的互混层248。因此，第二晶体管T2的牺牲层246的厚度w2可小于第一晶体管T1的牺牲层146的厚度w1，第二晶体管T2的第二导电层250的厚度w4可小于第一晶体管T1的第二导电层150的厚度w3。第二晶体管T2的互混层248的顶表面或底表面可具有比第一阻挡层242的基本平坦的顶表面242a的粗糙度高的粗糙度。因此，牺牲层246的与第二晶体管T2的互混层248的底表面接触的顶表面也可具有比第一阻挡层242的顶表面242a的粗糙度高的粗糙度。互混层248可由金属氮氧化物形成或者可包括金属氮氧化物。互混层248可由金属氮氧化物材料形成，所述金属氮氧化物材料中包含牺牲层246的金属元素和第二导电层250的金属元素。作为示例，在牺牲层246包括氮化钽(TaN)并且第二导电层250包括氮化钛(TiN)的情况下，互混层248可包括氮氧化钛钽(Ti/Ta-N-O)。
在一些实施例中，如图3中所示，第二晶体管T2可不具有牺牲层。例如，第二晶体管T2的互混层248可与第二导电层250的底表面和第二阻挡层244的顶表面接触。在这样的实施例中，第二晶体管T2的互混层248的顶表面可具有比第一阻挡层242的基本平坦的顶表面242a的粗糙度高的粗糙度，互混层248的底表面可以是基本平坦的。
返回参照图1和图2，第三晶体管T3可包括位于基底100的第三区R3上的鳍F3、沟槽314、界面层316、介电层320和栅电极380。第三晶体管T3的栅电极380可包括第一导电层330、阻挡层和导电图案370，而可不包括第二导电层和第三导电层。第三晶体管T3的阻挡层可包括第一阻挡层342(在下文中，将使用与第三晶体管T3的第一阻挡层342的附图标记相同的附图标记来标识第三晶体管T3的阻挡层)。第三晶体管T3的第一阻挡层342的顶表面342a可以是基本平坦的。第三晶体管T3的第一阻挡层342可与导电图案370接触。
第一晶体管T1、第二晶体管T2和第三晶体管T3的一些元件可基本相同。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3的鳍F1、F2和F3可由相同的材料形成并且可具有相同的形状。此外，第一晶体管T1、第二晶体管T2和第三晶体管T3的界面层116、216和316可由相同的材料形成并且可具有相同的形状。
第一晶体管T1、第二晶体管T2和第三晶体管T3的第一导电层130、230和330可由相同的材料形成并且可具有相同的形状。相比之下，第一晶体管T1和第二晶体管T2的第二导电层150和250可由相同的材料形成但如上所述可具有彼此不同的厚度。例如，第一晶体管T1的第二导电层150的厚度w3可大于第二晶体管T2的第二导电层250的厚度w4。
第一晶体管T1、第二晶体管T2和第三晶体管T3的阻挡层140、240和342可具有彼此不同的层结构。例如，第一晶体管T1的阻挡层140可包括第一阻挡层142、第二阻挡层144和牺牲层146，第二晶体管T2的阻挡层240可包括第一阻挡层242、第二阻挡层244、牺牲层246和互混层248，第三晶体管T3的阻挡层342可仅具有第一阻挡层342。
图4A至图6A是示出根据发明构思的一些实施例的制造半导体装置的方法的操作的剖视图。图4B至图6B是分别示出根据发明构思的一些实施例的图4A至图6A的第一区的透视图。
参照图4A和图4B，基底100可具有有源区。基底100可以是半导体基底。基底100可包括第一区R1、第二区R2和第三区R3。第一区R1可用于形成第一晶体管T1(例如，见图1)，第二区R2可用于形成第二晶体管T2(例如，见图1)，第三区R3可用于形成第三晶体管T3(例如，见图1)。虽然第一区R1、第二区R2和第三区R3在图4A至图6A中示出为彼此直接接触，但是在一些实施例中，第一区R1、第二区R2和第三区R3可彼此在空间上分离且电分离。
可在基底100的第一区R1、第二区R2和第三区R3上分别形成有源图案F1、F2和F3(即，鳍F1、F2和F3)。有源图案F1、F2和F3中的每个可形成为具有鳍形状。例如，有源图案F1、F2和F3中的每个可以是位于基底100上的沿第一方向D1延伸的线形或棒形结构。有源图案F1、F2和F3可以是基底100的部分或者可通过蚀刻从基底100生长的外延层来形成。有源图案F1、F2和F3可由IV-IV族化合物半导体材料和III-V族化合物半导体材料中的至少一种形成或者可包括IV-IV族化合物半导体材料和III-V族化合物半导体材料中的至少一种。IV-IV族化合物半导体材料可包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种不同的元素或者掺杂有IV族元素的二元化合物或三元化合物。此外，III-V族化合物半导体材料可包括包含III族元素(例如，铝(Al)、镓(Ga)或铟(In))中的至少一种和V族元素(例如，磷(P)、砷(As)或锑(Sb))中的至少一种的二元化合物、三元化合物或四元化合物。
可形成牺牲栅极图案190、290和390以分别与有源图案F1、F2和F3交叉。牺牲栅极图案190、290和390可形成为具有在第二方向D2上延伸的线形或棒形。可通过在基底100上形成牺牲层并且使牺牲层图案化来形成牺牲栅极图案190、290和390。在一些实施例中，牺牲层可由多晶硅形成。
参照图5A和图5B，可在牺牲栅极图案190、290和390的侧表面上分别形成间隔件112、212和312。间隔件112、212和312可由氮碳化硅(SiCN)、氮氧化碳硅(SiCON)和氮化硅(SiN)中的至少一种形成或者可包括氮碳化硅(SiCN)、氮氧化碳硅(SiCON)和氮化硅(SiN)中的至少一种。间隔件112、212和312的形成可包括使用沉积工艺(例如，CVD或ALD)在基底100上形成间隔件层以及各向异性地蚀刻间隔件层。
参照图6A和图6B，可在基底100上形成层间绝缘层110。层间绝缘层110的形成可包括在基底100上形成绝缘层以及使绝缘层凹进以暴露牺牲栅极图案190、290和390的顶表面。层间绝缘层110可形成为具有与牺牲栅极图案190、290和390的顶表面基本共面的顶表面。此后，可选择性地去除牺牲栅极图案190、290和390以分别在第一区R1、第二区R2和第三区R3上形成沟槽114、214和314。
可分别在沟槽114、214和314中形成界面层116、216和316。可通过例如化学氧化法、紫外光氧化法或双等离子体氧化法来形成界面层116、216和316。界面层116、216和316可分别形成为覆盖沟槽114、214和314的底表面，共形地覆盖沟槽114、214和314中的有源图案F1、F2和F3并且暴露沟槽114、214和314的侧表面。界面层116、216和316可由氧化硅层形成或可包括氧化硅层。
第一晶体管T1、第二晶体管T2和第三晶体管T3(例如，见图1)的形成还可包括分别在第一区R1、第二区R2和第三区R3的沟槽114、214和314中形成栅电极180、280和380(例如，见图1)。在下文中，将参照图7至图16更详细地描述形成栅电极180、280和380的方法的操作。
图7至图16是示出根据发明构思的一些实施例的制造半导体装置的方法的操作的剖视图。如图1中所示，可在沟槽114、214和314中的每个中顺序地堆叠用于形成栅电极180、280和380的多个材料层，但为了在附图中减少复杂度并且提供发明构思的更好理解，每个材料层可示出为平坦的。
参照图7，可在形成在第一区R1、第二区R2和第三区R3中的每个沟槽中形成介电层1020。介电层1020可包括高k介电绝缘层。例如，介电层1020可包含铪(Hf)或锆(Zr)。可通过化学气相沉积(CVD)法或原子层沉积(ALD)法来形成介电层1020。为了调整介电层1020的逸出功，可用逸出功调整元素(例如，镧(La)或铝(Al))来对介电层1020进行掺杂。在一些实施例中，可省略逸出功调整元素的掺杂工艺。
参照图8，可在第一区R1、第二区R2和第三区R3上形成第一导电层1030。第一导电层1030可用于调整栅电极的逸出功。可通过化学气相沉积(CVD)法或原子层沉积(ALD)法来形成第一导电层1030。第一导电层1030可由二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种形成或者可包括二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种。
参照图9，可在第一区R1、第二区R2和第三区R3上形成阻挡层1040。在一些实施例中，可通过在第一导电层1030上顺序地沉积第一阻挡层1042、第二阻挡层1044和牺牲层1046来形成阻挡层1040。可通过化学气相沉积(CVD)法、原子层沉积(ALD)法或湿法氧化法来形成第一阻挡层1042、第二阻挡层1044和牺牲层1046中的每个或至少一个。第一阻挡层1042可由与牺牲层1046的材料相同的材料形成或者可包括与牺牲层1046的材料相同的材料。例如，第一阻挡层1042和牺牲层1046可由诸如氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)或氮化铝(AlN)的金属氮化物形成或可包括诸如氮化钽(TaN)、氮化钨(WN)、氮化硅(SiN)或氮化铝(AlN)的金属氮化物。第二阻挡层1044可由与牺牲层1046的材料不同的材料形成或者可包括与牺牲层1046的材料不同的材料。例如，第二阻挡层1044可由诸如氧化钽(TaO)、氧化钨(WOx)、氧化硅(SiO2)和氧化铝(Al2O3)的金属氧化物中的至少一种形成或者可包括诸如氧化钽(TaO)、氧化钨(WOx)、氧化硅(SiO2)和氧化铝(Al2O3)的金属氧化物中的至少一种。阻挡层1040可用于防止第一导电层1030在随后的蚀刻工艺中被非故意地蚀刻或者可用作蚀刻停止层。第一阻挡层1042、牺牲层1046和第二阻挡层1044中的至少两个可形成为相对于彼此具有蚀刻选择性(例如，不同的蚀刻速率)。
参照图10，可在第一区R1、第二区R2和第三区R3上形成第二导电层1050。可通过化学气相沉积(CVD)法或原子层沉积(ALD)法来形成第二导电层1050。第二导电层1050可由含铝金属化合物、其氧化物、其氮化物和其碳化物中的至少一种形成或者可包括含铝金属化合物、其氧化物、其氮化物和其碳化物中的至少一种。在一些实施例中，第二导电层150可由碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、氮化钛铝碳(TiAlCN)和钛铝(TiAl)中的至少一种形成或者可包括碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、氮化钛铝碳(TiAlCN)和钛铝(TiAl)中的至少一种。
参照图11，可在第一区R1、第二区R2和第三区R3上形成第三导电层1060。第三导电层1060可用于调整栅电极的逸出功。可通过例如化学气相沉积(CVD)法或原子层沉积(ALD)法来形成第三导电层1060。第三导电层1060可由二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种形成或者可包括二元金属氮化物化合物(例如，氮化钛(TiN)或氮化钽(TaN))、三元金属氮化物化合物(例如，氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN))和通过其的氧化而形成的金属氮氧化物化合物中的至少一种。
参照图12，可从第二区R2和第三区R3去除第三导电层1060。作为示例，第三导电层1060的去除可包括在第一区R1上形成掩模图案并蚀刻第三导电层1060以从第二区R2和第三区R3选择性地去除第三导电层1060。第三导电层1060的蚀刻工艺可包括湿法蚀刻工艺。在一些实施例中，可以使用包含过氧化氢(H2O2)、氢氧化氨(NH4OH)、水(H2O)、硫酸(H2SO4)、盐酸(HCl)或其混合物的蚀刻剂来执行湿法蚀刻工艺。
在第三导电层1060的蚀刻工艺期间，可在牺牲层1046与第二导电层1050之间并在第二区R2和第三区R3上形成互混层1048。作为示例，可在高工艺温度下执行第三导电层1060的蚀刻工艺并且可使包含在用于蚀刻工艺的蚀刻剂中的氧原子扩散到第二导电层1050中。此外，在高温环境下，可在牺牲层1046与第二导电层1050之间的界面附近使构成牺牲层1046的元素与构成第二导电层1050的元素混合以形成互混层1048。可使互混层1048形成为具有不规则表面轮廓，例如，互混层1048的顶表面1048a和底表面1048b可具有高的粗糙度。作为示例，与第一阻挡层1042的基本平坦的顶表面1042a相比，互混层1048的顶表面1048a和底表面1048b可以是粗糙的。因此，如图12中所示，与互混层1048直接接触的牺牲层1046和第二导电层1050也可具有粗糙表面。互混层1048可由包含至少两种不同的金属元素的金属氮氧化物材料形成或者可包括包含至少两种不同的金属元素的金属氮氧化物材料。互混层1048可由包含牺牲层1046的金属元素、第二导电层1050的金属元素以及从第二导电层1050扩散的氧原子的材料形成。作为示例，在牺牲层1046包括氮化钽(TaN)并且第二导电层1050包括氮化钛(TiN)的情况下，互混层1048可包括氮氧化钛钽(Ti/Ta-N-O)。
在一些实施例中，如图13中所示，可使牺牲层1046的位于第二区R2和第三区R3上的整个部分与第二导电层1050的一部分混合以形成互混层1048。例如，在用于第三导电层1060的蚀刻工艺的工艺时间增加的情况下，互混层1048的形成可从牺牲层1046的顶部开始并且可继续直到牺牲层1046被完全消耗。可通过第二阻挡层1044使包含在用于蚀刻工艺的蚀刻剂中的氧原子不扩散到第一阻挡层1042中。随后的描述将参照互混层1048形成为具有图12的结构的一些实施例。
参照图14，可从第三区R3去除第二导电层1050。例如，第二导电层1050的形成可包括在第一区R1和第二区R2上形成掩模图案以及选择性地蚀刻第二导电层1050的位于第三区R3上的部分。第二导电层1050的蚀刻可包括湿法蚀刻工艺。例如，可使用包含过氧化氢(H2O2)、氢氧化氨(NH4OH)、水(H2O)、硫酸(H2SO4)、盐酸(HCl)或其混合物的蚀刻剂来执行湿法蚀刻工艺。在第二导电层1050的蚀刻期间可从第三区R3去除互混层1048。在部分去除互混层1048之后，牺牲层1046的位于第三区R3上的暴露的顶表面可具有高的粗糙度。
参照图15，可从第三区R3去除牺牲层1046和第二阻挡层1044。作为示例，牺牲层1046和第二阻挡层1044可相对于彼此具有蚀刻选择性，可利用蚀刻选择性来选择性地蚀刻牺牲层1046，然后可蚀刻第二阻挡层1044。在牺牲层1046和第二阻挡层1044从第三区R3去除的情况下，第一阻挡层1042的暴露的顶表面可具有基本平坦的表面轮廓。第一阻挡层1042和第二阻挡层1044可相对于彼此具有蚀刻选择性，该蚀刻选择性可用于防止第一阻挡层1042在第二阻挡层1044的蚀刻工艺期间被蚀刻。因此，在第二阻挡层1044的蚀刻工艺之后第一阻挡层1042的厚度可基本等于在第三导电层1060的蚀刻工艺之前第一阻挡层1042的厚度，第一阻挡层1042可在第一区R1、第二区R2和第三区R3上具有均匀的厚度。
参照图16，可在第一区R1、第二区R2和第三区R3上形成导电图案1070。在一些实施例中，可对基底100上的结构执行平坦化工艺。作为平坦化工艺的结果，如图1中所示，可使介电层1020、第一导电层1030、阻挡层1040、第二导电层1050和第三导电层1060图案化以形成分离的图案(例如，介电层120、220和320、第一导电层130、230和330、阻挡层140、240和342、第二导电层150和250以及第三导电层160)。前述的方法可用于在基底100上形成其逸出功彼此不同的晶体管T1、T2和T3。
根据发明构思的一些实施例，制造半导体装置的方法的操作可包括形成具有多层结构的阻挡层1040。第二阻挡层1044可用于防止蚀刻剂中的氧原子在蚀刻工艺期间扩散。此外，当对阻挡层1040上的导电层1050和1060执行蚀刻工艺时，可在阻挡层1040与导电层1050和1060之间形成具有不规则表面轮廓的互混层1048。然而，互混层1048可形成在可通过随后的工艺去除的牺牲层1046上，因此，可能够防止或抑制第一阻挡层1042和第二阻挡层1044的厚度减小。因此，可能够容易地形成具有期望的厚度的第一阻挡层1042和第二阻挡层1044。此外，可能够提高半导体装置的第一阻挡层和第二阻挡层142、242、342、144和244中的每个在厚度上的均匀性。结果，可能够减小制造半导体装置的工艺中的工艺变化。
虽然已经具体示出并描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可在这里作出形式和细节上的改变。

Claims (20)

1.一种制造半导体装置的方法，所述方法包括下述步骤：
在基底的第一区、第二区和第三区上形成第一导电层；
在第一导电层上形成阻挡层，阻挡层包括顺序地形成的第一阻挡层、第二阻挡层和牺牲层；
在阻挡层上顺序地形成第二导电层和第三导电层；
执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及
执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。
2.如权利要求1所述的方法，其中，在第一区、第二区和第三区上，第一阻挡层的顶表面是基本平坦的。
3.如权利要求1所述的方法，其中，在第二区上，牺牲层的顶表面具有比第一阻挡层的顶表面的粗糙度高的粗糙度。
4.如权利要求3所述的方法，其中，在第一区上，牺牲层的顶表面和第一阻挡层的顶表面是基本平坦的。
5.如权利要求1所述的方法，其中，第一区上的第一阻挡层的厚度基本等于第二区上的第一阻挡层的厚度并且等于第三区上的第一阻挡层的厚度。
6.如权利要求1所述的方法，其中，在第一蚀刻工艺期间，在第二区和第三区上于牺牲层与第二导电层之间形成互混层。
7.如权利要求6所述的方法，其中，由于第二导电层的下部与牺牲层的上部之间的混合而形成互混层。
8.如权利要求7所述的方法，其中，在第一蚀刻工艺期间，由于第二导电层的下部与牺牲层的整个部分之间的混合而形成互混层，使得互混层在第一蚀刻工艺之后与第二阻挡层直接接触。
9.如权利要求6所述的方法，其中，互混层的顶表面包括比第一阻挡层的顶表面的粗糙度高的粗糙度。
10.如权利要求6所述的方法，其中，在第二蚀刻工艺期间从第三区去除互混层。
11.如权利要求1所述的方法，所述方法还包括在第二蚀刻工艺之后从第三区去除牺牲层和第二阻挡层，
其中，第一阻挡层和第二阻挡层相对于彼此具有蚀刻选择性。
12.如权利要求1所述的方法，所述方法还包括在第一区、第二区和第三区上形成第一导电层的步骤之前在第一区、第二区和第三区上形成介电层。
13.如权利要求1所述的方法，所述方法还包括在第二蚀刻工艺之后在第一区、第二区和第三区上形成导电图案。
14.一种制造半导体装置的方法，所述方法包括：
形成与基底的有源图案交叉的牺牲栅极图案；
在牺牲栅极图案的相对侧上形成一对间隔件；
去除牺牲栅极图案以在基底的第一区、基底的第二区和基底的第三区上形成由所述一对间隔件限定的栅极沟槽；
在栅极沟槽中顺序地形成第一导电层、第一阻挡层、第二阻挡层、牺牲层、第二导电层和第三导电层；
执行第一蚀刻工艺以从第二区和第三区去除第三导电层，牺牲层的顶表面的粗糙度在第一蚀刻工艺期间增大，第三导电层在第一蚀刻工艺之后保留在第一区上；以及
执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。
15.如权利要求14所述的方法，其中，第一阻挡层与第二阻挡层之间的界面是基本平坦的。
16.如权利要求14所述的方法，其中，在第一蚀刻工艺期间，在第二区和第三区中的牺牲层上形成互混层。
17.如权利要求16所述的方法，
其中，第二导电层包括第一元素并且牺牲层包括第二元素，
其中，互混层包括来自第二导电层的第一元素和来自牺牲层的第二元素。
18.如权利要求16所述的方法，其中，互混层的顶表面包括比第一阻挡层的顶表面的粗糙度高的粗糙度。
19.如权利要求14所述的方法，其中，在第一蚀刻工艺之前第一阻挡层的厚度基本等于在第二蚀刻工艺之后第一阻挡层的厚度。
20.如权利要求14所述的方法，
其中，在第一蚀刻工艺期间，在第二区中和第三区中的牺牲层上形成互混层，
其中，在第二蚀刻工艺期间从第三区去除互混层。
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