KR101834253B1 - 막질 간 인터믹싱을 제어하는 ｄｐｔ 공정을 이용한 반도체 소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자 - Google Patents

막질 간 인터믹싱을 제어하는 ｄｐｔ 공정을 이용한 반도체 소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자 Download PDF

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Abstract

DPT(Double Pattern Technology) 공정을 이용한 반도체 소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자가 개시된다. 본 발명의 반도체 소자 제조방법은 아르곤플로라이드(ArF) 감광성 레진(Resin)과 이탈기(Leaving Group)을 포함하는 레진의 조성물인 포토레지스트(Photoresist) 층을 리소그래피(Lithography)하고, 그 표면을 가교결합(Cross Linking) 처리하여 포토레지스트 패턴을 형성하는 단계; 및 포토레지스트 패턴의 상에 실리콘 옥사이드(Silicon Oxide)를 스핀 온 코팅(Spin On Coating)하고, 포토레지스트 패턴 형상에 부합하도록 현상(Development)하여, 옥사이드 코팅층을 형성하는 단계를 포함한다. 이에 의하여, 포토레지스트 패턴은 옥사이드층에 포함되는 유기용매에 인터믹싱되지 않아 패턴의 선폭 임계치수를 제어하고, 생산성을 향상시키며 설비투자비용을 절감할 수 있다.

Description

막질 간 인터믹싱을 제어하는 ＤＰＴ 공정을 이용한 반도체 소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자{Method for manufacturing semicinductor device using DPT process controlling intermixing between films and semicinductor device manufactured by the same}
본 발명은 반도체 소자의 패턴형성에 관한 것으로, 더욱 상세하게는 DPT(Double Patterning Technilogy) 기술의 단순화 공정에 있어서 막질 간 인터믹싱을 제어하는 하는 방법 및 그 방법에 의해 제조된 반도체 소자에 관한 것이다.
반도체 소자의 극미세화 및 집적도 향상이 이루어짐에 따라, 충분한 메모리 용량을 확보하기 위하여 일정한 셀 영역 안에 더 많은 패턴을 형성하는 것이 요구되고 있다. 이에 따라, 패턴은 더욱 미세하게 형성될 필요가 있으며, 미세패턴의 형성을 위해, 이에 이용되는 리소그래피(Lithography) 공정도 이에 상응하도록 발전하고 있다.
리소그래피 기술이란, 반도체 기판상에 포토레지스트(photoresist)를 도포하고, 미세패턴이 형성된 노광 마스크를 사이에 두고 적절한 파장의 광원을 이용하여 노광(exposire) 공정을 수행한 이후, 현상(development)하여 패턴을 형성하는 것이다.
이때, 패턴의 사이즈가 1㎛이하 일 경우에는 노광 마스크에 원하는 패턴의 사이즈의 정수 배의 패턴을 형성한 후, 이를 포토레지스트와 일정한 거리를 유지하게 하고, 축소 광학계를 이용하여 자외선을 조사시키는 방법을 사용한다. 이와 같은 축소 광학식 노광기를 사용하는 경우, 포토레지스트에 형성되는 패턴의 해상도(resolution)가 저하되는 것을 극복하기 위하여 고안된 것이 바로 DPT(Double Patterning Technology) 공정이다.
그 중 사이드 월 스페이서(side wall spacer) 형성에 의한 DPT 공정을 단순화한 스핀 온(spin on) 사이드 월 DPT 공정에 있어서, 포토레지스트와 스핀 온 코팅된 옥사이드(oxide) 막질 간 인터믹싱(intermixing)에 의해 패턴의 선폭의 임계치수(CD. Critical Dimension)를 제어하는 데 문제점이 있었다.
본 발명의 목적은 스핀 온 사이드 월 공정에 있어서, 포토레지스트 패턴과 그 위에 스핀 온 코팅되는 옥사이드 막질 간 발생하는 인터믹싱을 최소화함으로써 패턴의 선폭 임계치수를 효과적으로 제어하여 생산성을 향상시키고 설비투자비용을 절감하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법은 아르곤플로라이드(ArF) 감광성 레진(Resin)과 이탈기(Leaving Group)을 포함하는 레진의 조성물인 포토레지스트(Photoresist) 층을 리소그래피(Lithography)하고, 그 표면을 가교결합(Cross Linking) 처리하여 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴의 상에 실리콘 옥사이드(Silicon Oxide)를 스핀 온 코팅(Spin On Coating)하고, 상기 포토레지스트 패턴 형상에 부합하도록 현상(Development)하여, 옥사이드 코팅층을 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 옥사이드 코팅층을 형성하는 단계 이후, 상기 옥사이드 코팅층을 에치 백(Etch back)하여 옥사이드 패턴 상부에 포토레지스트 패턴이 노출되도록 하는 단계; 및 상기 노출된 포토레지스트 패턴을 현상(Development) 또는 에싱(Ashing)하여 옥사이드 스페이서(Spacer) 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 옥사이드 스페이서 패턴을 형성하는 단계 이후, 상기 옥사이드 스페이서 패턴을 마스크(Mask)로 하여 하부에 배치되는 폴리실리콘(Poly-Silicon) 층을 식각(Etch)하여 폴리실리콘 패턴을 형성하는 단계; 및 상기 폴리실리콘 패턴을 마스크로 하여 하부에 배치되는 실리콘 옥사이드 층을 식각하여 옥사이드 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 포토레지스트 조성물은, 전체 중량비에 대하여 이탈기(Leaving Group)을 포함하는 레진이 5wt% 내지 20wt% 범위일 수 있다.
상기 이탈기(-X)를 포함하는 레진은, R-NHC(O)X 유닛을 포함할 수 있다.
상기 이탈기(-X)는, 가열에 의해 이탈하는 3차 부틸기(Tertiary Butyl Group)일 수 있다.
상기 가교결합은, 포토레지스트 패턴상 노광(Exposure)에 의해 카복실기(-COOH)가 데블로킹(De-Blocking)되고, 가열(Heating)에 의해 이탈기(Leaving Group)가 이탈됨으로써 이루어질 수 있다.
상기 가교결합은, 하기의 메커니즘에 의할 수 있다.
Figure 112010079694606-pat00001
여기서, X는 이탈기이다.
상기 가열은, 140℃ 내지 190℃ 온도 범위로 할 수 있다.
본 발명의 목적을 달성하기 위한 반도체 소자는 상기 제조방법에 의할 수 있다.
본 발명에 따르면, 반도체 소자의 스핀 온 사이드 월 DPT 공정에 있어서, 포토레지스트의 조성물에 이탈기(leaving group)를 포함하는 물질을 혼합함으로써, 열에 의해 가교반응층을 형성하여 옥사이드층에 포함되는 유기용매에 녹거나 인터믹싱되지 않아 패턴의 선폭 임계치수를 제어하고, 생산성을 향상시키며 설비투자비용을 절감하는 효과가 있다.
도 1은 본 발명의 실시예에 적용되는 스핀 온 사이드 월 공정을 측단면도로 순서대로 나타낸 공정도이다.
도 2는 도 1에 따른 공정을 순차적으로 나타낸 흐름도이다.
도 3은 본 발명의 공정에 적용되는 포토레지스트 패턴 표면의 가교반응을 개략적으로 나타낸 것이다.
도 4a는 공정의 각 단계에서의 SEM상 패턴의 이미지를 나타낸 것이다.
도 4b는 도 4a에 따른 패턴 폭(W)의 변화를 나타낸 그래프이다.
도 5a는 실험예 2에 의한 코팅 후 방치되는 시간과 인터믹싱 양과의 관계를 나타낸 반도체 소자의 측단면 SEM 이미지이다.
도 5b는 도 5a에 따른 결과를 나타낸 그래프이다.
도 6은 표 2에 따른 결과 나타낸 그래프이다.
도 7은 표 3에 따른 결과를 나타낸 그래프이다.
이하에 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명할 것이다. 다음에서 설명되는 실시예들은 여러 가지 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 이하의 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 분야의 통상의 지식을 가진 자에게 완전한 설명을 하기 위하여 제공되는 것이다.
먼저 단순화된 DPT 공정인 스핀 온 사이드 월 공정(Spin on Side Wall Process)을 간략히 설명하고, 여기서 발생되는 막질 간 인터믹싱의 양상과 그 원인을 실험예에 의해 밝힌 후, 막질 간 인터믹싱을 최소화하기 위한 본 발명 막질 간 인터믹싱을 제어하는 DPT 공정을 포함하는 반도체 소자의 제조방법에 관하여 설명하도록 한다.
도 1은 본 발명의 실시예에 적용되는 스핀 온 사이드 월 공정을 측단면도로 순서대로 나타낸 공정도이고, 도 2는 도 1에 따른 공정을 순차적으로 나타낸 흐름도이다. 또한, 도 3은 본 발명의 공정에 적용되는 포토레지스트 패턴 표면의 가교반응을 개략적으로 나타낸 것이다.
도 1 내지 도 3에 따르면, 상기 스핀 온 사이드 월 공정의 제1 단계는 포토레지스트 패턴(Photoresist Pattern, 50)을 형성하는 단계(S 1)이다.
이때, 포토레지스트 패턴(50)을 포함하는 반도체 소자의 구조를 살펴보면, 하부로부터 반도체 기판(10), 실리콘 옥사이드 층(Silicon Oxide Layer, 20), 폴리실리콘 층(Poly-Silicon Layer, 30), BARC 층(Bottom Anti-Reflective Coating Layer, 40) 및 포토레지스트 패턴(50)이 차례로 적층된다.
여기서, 반도체 기판(10)은 단결정 실리콘을 절단한 웨이퍼이다.
실리콘 옥사이드 층(20)은 반도체 기판(10) 상에 배치되고, 실리콘 기판(10)의 표면을 약 800℃ 내지 1200℃의 고온에서 산소(O2)와 반응시켜 실리콘 옥사이드(SiO2) 막을 형성함으로써 마련된다. 실리콘 옥사이드 층(20)은 본 발명의 스핀 온 사이드 월 공정에 의한 이중 패턴(Double Pattern)에 의해 최종적으로 패턴이 형성되는 층이다.
폴리실리콘 층(30)은 실리콘 옥사이드 층(20)상에 배치되고, 실리콘 옥사이드 층(20)의 상부를 보호하는 기능을 수행한다.
BARC 층(40)은 폴리실리콘 층(30)에 배치되는 반사 방지막으로서, 포토레지스트를 코팅하기에 앞서 패턴을 형성할 대상 기질 상에 마련된다. 이는 반도체 소자의 패턴이 미세화됨에 따라 노광(exposure) 공정시 바닥면에서 빛의 반사가 일어나는 것을 최소화할 수 있다.
포토레지스트 패턴(50)은 폴리실리콘 층(30) 또는 BARC 층(40) 상에 포토레지스트 층을 형성한 후, 리소그래피(Lithography) 공정을 통하여 소정의 패턴으로 형성된다. 상기 리소그래피 공정은 반도체 생산에 이용되는 통상적인 방법에 의하므로 상세한 설명은 생략하기로 한다.
여기서, 본 발명의 특징을 이루는 포토레지스트 레진은 통상적인 아르곤플로라이드(ArF) 감광성 레진(resin)과 이탈기(Leaving Group)을 포함하는 레진의 조성물로 이루어진다. 이때, 상기 아르곤플로라이드(ArF)는 193nm의 진공 자외선을 방사하여 최소 0.07 미크론(micron)에 이르는 선폭을 갖는 초미세회로를 형성할 수 있다.
이때, 본 발명에 적용되는 이탈기(-X)를 포함하는 포토레지스트 레진 조성물의 유닛(unit)은 하기 화학식 1과 같다.
Figure 112010079694606-pat00002
상기 화학식 1과 같이, 상기 이탈기를 포함하는 레진은 R-NHC(O)X 유닛을 포함하고, 이탈기(-X)는 가열에 의해 이탈한다. 이때, 상기 이탈기(-X)는 3차 부틸기(tertiary butyl group) 와 같은 열반응성(thermal labile)이 높은 작용기인 것이 바람직하다. 이탈기를 포함하는 레진은 전체 포토레지스트 레진 조성물의 전체 중량에 대하여 5wt% 내지 20wt% 범위의 중량비로 포함되는 것이 바람직하다.
도 3에 도시한 바와 같이, 상기 포토레지스트 패턴(50)의 표면은 상기 일반 아르곤플로라이드 감광성 레진에 의해 여분의 카복실기(R-COOH)가 존재한다. 여기서, 노광(Exposure)에 의해 표면에 있던 보호기(Protecting Group)의 카복실기가 데블로킹(De-Blocking)되고, 여기에 적절한 열을 가함으로써, 상기 이탈기가 이탈하여, 포토레지스트 패턴의 표면에서 가교반응(Cross-Linking)을 일으킬 수 있다. 이때, 상기 열은 140℃ 내지 190℃ 온도로 하는 것이 바람직하다.
상기 가교반응의 메커니즘(mechanism)은 하기 화학식 2와 같다.
Figure 112010079694606-pat00003
포토레지스트 패턴(50)의 가교된 표면은 유기용매에 대하여 불용성의 특성을 갖는다. 이에 따라, 이후 단계에서 코팅될 실리콘 옥사이드 물질 즉, 옥사이드 코팅층(60)과의 인터믹싱(Intermixing) 현상을 최소화할 수 있다.
제2 단계는 제1 단계에서 형성된 포토레지스트 패턴(50) 상에 옥사이드를 스핀 온 코팅(Spin on Coating)하는 단계(S 2)이다.
상기 제1 단계에서 형성된 포토레지스트 패턴(50) 상에 액상의 옥사이드(SiO2)를 떨어뜨리고 웨이퍼를 빠른 속도로 회전시킴으로써, 균일한 박막으로 옥사이드 층을 형성한다.
다음으로, 상기 균일한 박막으로 코팅된 옥사이드 코팅층(60)을 베이크(bake)하고, 패턴의 형상에 부합하도록 현상(development)하여 도시한 바와 은 옥사이드 코팅층(60)을 완성한다. 다시 말해, 옥사이드 코팅층(60)은 포토레지스트 패턴(50)의 상부는 물론, 측면에 스페이서(spacer)를 형성하게 된다.
제3 단계는 상기 제2 단계에서 형성된 옥사이드 코팅층(60)을 에치 백(etch back)하는 단계(S 3)이다.
상세하게는, 도시한 바와 같이, 식각에 의해 포토레지스트 패턴(50)의 상부 및 BARC층(40) 상에, 패턴과 패턴 사이에 코팅된 옥사이드 코팅층(60)의 일부를 제거한다. 이때, 바닥층에 형성되어 패턴의 바닥면에 형성되어 있는 BARC층(40)도 함께 식각되면서 패턴과 패턴 사이에 폴리실리콘 층(30)이 노출된다.
제4 단계는 포토레지스트 패턴(50)을 현상(development) 또는 에싱(ashing)하는 단계(S 4)이다.
이때, 현상 또는 에싱은 상기 제3 단계의 옥사이드 에치 백에 의해 노출된 포토레지스트 패턴(50)의 상부를 통해서 가능하고, 이에 따라 포토레지스트 패턴(50)의 측벽(side wall)을 이루는 미세 패턴인 옥사이드 스페이서 패턴(oxide spacer pattern, 62)을 형성할 수 있다. 여기서, 포토레지스트 패턴(50)의 하부를 이루는 BARC층(40)도 함께 제거되어 옥사이드 스페이서 패턴(62) 사이에 폴리실리콘 층(30)이 노출될 수 있다.
앞서 설명한 바와 같이, 제1 단계에서 포토레지스트 패턴(50)의 표면이 가교처리됨으로써, 옥사이드 코팅층(60)과의 인터믹싱이 최소화되어 포토레지스트 패턴(50)의 현상 또는 에싱된 부분의 폭은 상기 제1 단계에서 형성된 포토레지스트 패턴(50)의 폭과 거의 일치한다.
제5 단계는 폴리실리콘 층(30)을 식각(etch)하는 단계(S 5)이다. 이때, 폴리실리콘 층(30)의 식각은 상기 제4 단계에서 형성된 옥사이드 스페이서 패턴(62)을 마스크(Mask)로 하여 행해짐으로써, 폴리실리콘 패턴(32)을 형성할 수 있다.
제6 단계는 실리콘 옥사이드 층(20)을 식각(etch)하는 단계(S 6)이다. 여기서도, 상기 식각은 제5 단계에서 형성된 폴리실리콘 패턴(32)을 마스크로 하여 행해짐으로써, 최종적으로 실리콘 옥사이드 패턴(22)를 형성할 수 있다.
이상, 본 발명의 반도체 소자 제조방법에 적용되는 막질 간 인터믹싱을 제어하는 DPT 공정에 관하여 설명하였다. 다음으로, 상기 막질 간 인터믹싱을 제어하는 공정의 효과를 검증하는 실험예들을 제시하도록 한다.
<실험예 1>
실험예 1은 가교처리를 하지 않은 포토레지스트 패턴으로 스핀 온 사이드 월 공정을 수행하였을 때, 발생하는 인터믹싱의 양상에 관한 것이다. 여기서, 상기 스핀 온 사이드 월 공정은 포토레지스트 패턴의 표면에서 가교반응이 일어난 것을 제외하고, 공정의 순서와 방법은 상기 본 발명의 실시예와 동일하다.
도 4a는 공정의 각 단계에서의 SEM상 패턴의 이미지를 나타낸 것이고, 도 4b는 도 4a에 따른 패턴 폭(W)의 변화를 나타낸 그래프이다.
여기서, ADI, ASI, AAI는 각각 공정의 단계에서의 패턴 이미지를 나타낸다. 상세하게는, ADI는 노광, 현상 공정을 거쳐 포토레지스트 패턴을 형성한 이후의 SEM 이미지이고, ASI는 실리콘 옥사이드를 스핀 온 코팅하고, 베이크(Bake) 및 현상(Development)한 이후의 SEM 이미지이며, AAI는 상기 스핀 온 코팅된 옥사이드 층을 에치 백(Etch Back)하고, 옥사이드 측벽(Side Wall) 사이에 노출된 포토레지스트 패턴을 현상(Development) 또는 에싱(Ashing)한 이후의 SEM 이미지이다.
여기서,ADI에서의 패턴 폭은 38㎚, Ⅱ의 패턴 폭은 56㎚, Ⅲ의 패턴 폭은 20㎚로 측정되었다. 이에 대한 결과를 분석하면, ADI에서의 포토레지스트 패턴에 ASI의 옥사이드가 스핀 온 코팅되면서 상기 포토레지스트 패턴의 양 측면에 증가된 패턴의 폭은 18㎚이고, 상기 포토레지스트 패턴의 양 측면의 각각에 증가된 패턴의 폭은 9㎚인 것을 알 수 있다. 그러나 AAI에서 포토레지스트 패턴을 현상 또는 에싱한 이후 패턴의 폭은 20㎚로 측정되었고, 이는 포토레지스트 양 측면에서 그 차이인 11㎚ 만큼 인터믹싱(intermixing)이 일어났음을 보여준다.
상기 인터믹싱은 포토레지스트 패턴 상에 옥사이드가 스핀 온 코팅될 때, 옥사이드의 용매인 에테르(ether)에 유기물인 포토레지스트가 용해되면서 일어나는 것이다.
실험예 2 내지 실험예 4는 막질 간 인터믹싱의 양이 공정상 어떤 조건에 영향을 받는지에 관한 것이다.
<실험예 2>
실험예 2는 옥사이드의 스핀 온 코팅과 관련하여 코팅 후 방치되는 시간과의 인터믹싱 양과의 관계에 관한 것이다.
도 5a는 실험예 2에 의한 코팅 후 방치되는 시간과 인터믹싱 양과의 관계를 나타낸 반도체 소자의 측단면 SEM 이미지이고, 도 5b는 도 5a에 따른 결과를 나타낸 그래프이다.
도 5a 내지 도 5b에 따르면, 포토레지스트 패턴 상에 옥사이드를 스핀 온 코팅하고 베이크(bake)를 하지 않은 상태에서 방치한 후, 시간의 경과에 따른 인터믹싱의 양을 관찰하였다. 상세하게는, 코팅 직후, 10초, 20초 및 30초 경과 후의 패턴 폭(W)을 각각 측정함으로써 막질 간 인터믹싱의 양을 알아보았다. 여기서, ADI, ASI, AAI는 상기 실험예 1에서와 동일하다.
그 결과는 아래의 표 1과 같다.
패턴 폭(ASI)(nm) 필름 두께(ASI)(nm) 필름 두께(ASI)(nm)
ADI 40 95 -
방치시간 0초 38 93 77
방치시간 10초 39 95 83
방치시간 20초 40 94 85
방치시간 30초 41 94 87
상기 결과에 따르면, 옥사이드 코팅 후 방치 시간의 경과에 따른 패턴 폭(W)은 유의한 수준의 변화가 없었다. 이는 포토레지스트 패턴과 그 위에 코팅된 옥사이드 간 인터믹싱 양은 코팅 후 방치 시간과 관련이 없음을 의미하는 것이다.
<실험예 3>
실험예 3은 옥사이드 코팅 후, 베이크(bake) 온도와 막질 간 인터믹싱 양과의 관계에 관한 것이다.
이때, 베이크 온도는 30℃에서 100℃까지 10℃만큼 변화시켰으며, 베이크 시간은 30초로 일정하게 하였다.
그 결과는 하기 표 2와 같다.

베이크 온도(℃)		 ADI & ASI AAI
패턴폭(nm) SOX(nm) resist core(nm)
30 45 - -
40 46 16 25
50 48 18 22
60 52 19 21
70 51 18 22
80 55 21 27
90 60 22 28
100 97 42 35
도 6은 상기 표 2에 따른 결과를 그래프로 나타낸 것이다. 여기서, AAI에서의 SOX는 코팅된 옥사이드의 폭, 레지스트 코어(resist core)는 AAI에서 포토레지스트 패턴이 현상 또는 에싱에 의해 제거된 부분의 폭을 각각 뜻한다.
표 2 및 도 6에 따르면, 베이크 온도가 증가할수록 패턴의 폭이 소폭 증가하고, 레지스트 코어의 폭은 50℃까지 소폭 감소하다가 고온으로 갈수록 약간 증가하는 것을 알 수 있다. 이는 포토레지스트 패턴과 옥사이드 간 인터믹싱이 온도 상승에 따라 약간 증가하며, 고온에서는 옥사이드 내부 반응이 증가하는 것으로 추정할 수 있다.
그러나 상기 인터믹싱의 베이크 온도에 따른 증가량은 유의한 수준에서 변화가 없었으며, 막질 간 인터믹싱의 주요한 원인이 베이크 온도가 아니라는 것을 확인할 수 있다.
<실험예 4>
실험예 4는 옥사이드 코팅 후 베이크(bake) 시간과 막질 간 인터믹싱 양과의 관계에 관한 것이다.
이때, 베이크 온도는 60℃로 일정하게 하고, 베이크 시간은 30초에서 240초까지 30초 간격으로 관찰하였다.
그 결과는 하기 표 3과 같다.

베이크 시간(초)		 ADI & ASI AAI
패턴 폭(nm) SOX(nm) resist core(nm)
ADI 45 - -
30 51 18 22
60 56 21 22
90 62 25 32
120 68 28 35
150 70 25 33
180 77 28 37
210 87 42 35
240 97 42 35
도 7은 상기 표 3에 따른 결과를 그래프로 나타낸 것이다. 여기서, AAI에서의 SOX, 레지스트 코어(resist core)는 상기 도 6에서 나타내는 바와 동일하다.
표 3 및 도 7에 따르면, 베이크 시간이 경과함에 따라 ASI 즉, 옥사이드 코팅, 베이크 및 현상 후 패턴의 폭과 AAI 즉, 포토레지스트 패턴 현상 또는 에싱 후에 패턴의 폭이 다소 증가하는 것으로 나타났다. 또한, 베이크 시간이 경과함에 따라 레지스트 코어의 폭도 약간 증가하였다.
그러나 상기 패턴 및 레지스트 코어의 베이크 시간 경과에 따른 증가는 유의한 수준의 증가로 나타나지 않았으며, 인터믹싱의 원인이 베이크 시간과 직접 관련이 없다는 것을 확인할 수 있었다.
상기 실험예 2 내지 실험예 4의 결과에 따르면, 반도체 소자의 막질간 인터믹싱의 양은 거의 동일하게 나타났으며, 이는 옥사이드의 스핀 온 코팅 후 방치시간이나 베이크의 온도 및 시간과 직접 관련이 없음을 증명하는 것이다.
다시 말해, 막질 간 인터믹싱은 포토레지스트 패턴 상에 옥사이드를 스핀 온 코팅함과 동시에 일어나는 것을 알 수 있다. 따라서 상기 인터믹싱을 최소화하기 위해서는 포토레지스트 패턴의 표면을 개질하여, 옥사이드의 용매에 용해되는 것을 최소화하는 것이 필요하다는 것을 알 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
10: 반도체 기판 20: 실리콘 옥사이드 층
22: 실리콘 옥사이드 패턴 30: 폴리실리콘 층
32: 폴리실리콘 패턴 40: BARC 층
50: 포토레지스트 패턴 60: 옥사이드 코팅층
62: 옥사이드 스페이서 패턴

Claims (10)

  1. 아르곤플로라이드(ArF) 감광성 레진(Resin)과 이탈기(Leaving Group)를 포함하는 레진의 조성물인 포토레지스트(Photoresist) 층을 리소그래피(Lithography)하고, 그 표면을 가교결합(Cross Linking) 처리하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴의 상에 실리콘 옥사이드(Silicon Oxide)를 스핀 온 코팅(Spin On Coating)하고, 상기 포토레지스트 패턴 형상에 부합하도록 현상(Development)하여, 옥사이드 코팅층을 형성하는 단계를 포함하며,
    상기 이탈기(-X)를 포함하는 레진은,
    R-NHC(O)X 유닛을 포함하는 막질 간 인터믹싱(Intermixing)을 제어하는 DPT(Double Pattern Technology) 공정을 이용한 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 옥사이드 코팅층을 형성하는 단계 이후,
    상기 옥사이드 코팅층을 에치 백(Etch back)하여 옥사이드 패턴 상부에 포토레지스트 패턴이 노출되도록 하는 단계; 및
    상기 노출된 포토레지스트 패턴을 현상(Development) 또는 에싱(Ashing)하여 옥사이드 스페이서(Spacer) 패턴을 형성하는 단계를 더 포함하는 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 옥사이드 스페이서 패턴을 형성하는 단계 이후,
    상기 옥사이드 스페이서 패턴을 마스크(Mask)로 하여 하부에 배치되는 폴리실리콘(Poly-Silicon) 층을 식각(Etch)하여 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴을 마스크로 하여 하부에 배치되는 실리콘 옥사이드 층을 식각하여 옥사이드 패턴을 형성하는 단계를 더 포함하는 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 포토레지스트 층은,
    전체 중량비에 대하여 이탈기(Leaving Group)을 포함하는 레진이 5wt% 내지 20wt% 범위인 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 이탈기(-X)는,
    가열에 의해 이탈하는 3차 부틸기(Tertiary Butyl Group)인 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 가교결합은,
    포토레지스트 패턴상 노광(Exposure)에 의해 카복실기(-COOH)가 데블로킹(De-Blocking)되고, 가열(Heating)에 의해 이탈기(Leaving Group)가 이탈됨으로써 이루어지는 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 가교결합은,
    하기의 메커니즘에 의한 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
    Figure 112010079694606-pat00004

    여기서, -X는 이탈기.
  9. 제7항에 있어서,
    상기 가열은,
    140℃ 내지 190℃ 온도 범위로 하는 막질 간 인터믹싱을 제어하는 DPT 공정을 이용한 반도체 소자의 제조방법.
  10. 제1항 내지 제4항 및 제6항 내지 제9항 중 어느 한 항의 제조방법에 의해 제조된 반도체 소자.
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