KR100252058B1 - 요철형 표면을 갖는 스토리지 전극을 구비하는 캐패시터 및 그제조방법 - Google Patents

Abstract

셀 정전용량과 저항값을 충분히 확보할 수 있는 구조의 캐패시터 및 그 제조방법이 개시되어 있다. 이 캐패시터는, 반도체기판 상에 형성되며 요철형의 표면을 갖는 하부전극과, 그 하부전극의 표면상에 형성된 유전체막, 및 유전체막 상에 형성되며 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 구비하며, 반도체 메모리장치의 제조방법은, 반도체기판 상에 요철형 표면을 갖는 캐패시터의 하부전극을 형성하는 단계와, 하부전극의 표면상에 유전체막을 형성하는 단계, 및 유전체막 상에, 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

요철형 표면을 갖는 스토리지 전극을 구비하는 캐패시터 및 그 제조방법

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 요철형 표면을 갖는 스토리지 전극을 구비하며 증가된 정전용량 및 비저항을 갖는 캐패시터와 그 제조방법에 관한 것이다.

일반적으로 반도체 메모리소자, 특히 디램(Dynamic Random Access Memory; 이하 "DRAM"이라 칭함)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 그러나, 메모리 소자의 동작특성을 저하시키지 않기 위해서는 충분한 셀 캐패시터 용량의 확보가 요구된다.

축소된 셀 면적 내에서 메모리 소자의 동작특성을 저하시키기 않을 정도의 캐패시터의 용량을 얻기 위해서는, C=ε₀ε_rA/d의 식에 의해 ε_r(캐패시터 유전체막 재료의 유전율), A(캐패시터 전극의 면적), 그리고 d(유전체막의 두께)의 세 가지 변수를 변화시킴으로써 가능하다. 이 중, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 유효면적(A)을 증가시키는 방법은 현재 가장 일반적으로 채택되어온 방법으로서, 보다 복잡한 공정 및 커패시터의 구조, 예컨대 3차원적 구조들이 제안되었다. 이중 스택 (Double Stack) 구조, 핀(Fin)구조, 스프레드 스택 (Spread Stack) 구조, 박스 (Box)구조 및 원통전극 (Cylinder Electrode) 구조 등이 그것들인데, 이러한 구조들은 용량증가 효과에 비해 공정이 복잡하다는 문제점이 있다.

근래에는 캐패시터의 유효 면적을 용이하게 증가시키기 위하여 스토리지전극의 표면에 굴곡형 결정립으로서 소위 반구모양의 그레인 (Hemi - Spherical Grain; 이하 "HSG"라 칭함)을 성장시킴으로써 전극의 표면적을 증가시키는 공정이 개발되어 주목을 받게 되었다. 상기한 굴곡형 결정립을 형성하는 방법은 일종의 표면 이동기구, 즉 실리콘의 표면이동을 이용하여 전극의 표면적을 증가시키는 방법인데, 이 기술은 일정 두께의 비정질실리콘을 결정질 실리콘으로 변화시킴으로써 표면 굴곡을 발생시켜 표면적을 증가시킨다.

도 1 및 도 2를 참조하여 종래의 HSG 실리콘층을 이용한 캐패시터의 제조방법을 간략히 설명한다.

도 1을 참조하면, 트랜지스터(도시되지 않음) 및 층간절연막(12) 등의 하부 구조물이 형성된 반도체기판(10)상에 상기 트랜지스터의 소오스(도시되지 않음)와 접속된 스토리지 전극용 도전층(14)을 형성한다. 상기 스토리지 전극용 도전층(14)은 표면적의 증가를 위하여 예를 들어 실린더 모양으로 형성할 수 있으며, 그 형성방법은 잘 알려진 바와 같다. 다음에, 스토리지 전극용 도전층이 형성된 결과물상에 소정의 방법을 이용하여 블랭크 HSG, 즉 하부막질에 관계없이 증착되는 HSG 실리콘층(16)을 형성한다.

도 2를 참조하면, 상기 HSG 실리콘층(16)에 의해 인접셀 사이에 단락이 발생되는 것을 방지하기 위하여 결과물상에 상기 실린더를 덮도록 절연막을 형성한 후 상기 절연막을 이방성식각하면, 도시된 바와 같이 실린더의 내, 외벽에 스페이서(18)가 형성된다. 다음에, 상기 스페이서(18)를 마스크로 사용하여 인접 셀 사이에 형성된 HSG 실리콘층을 식각한다. 그후, 상기 스페이서를 제거하면 울퉁불퉁한 표면을 갖는 실린더형 스토리지 전극이 완성된다.

상기한 종래의 방법에 따라 캐패시터의 하부전극의 표면을 굴곡형 또는 요철형으로 변형시키게 되면 이후에 증착되는 유전체막과 상부전극은 그 굴곡을 따라 증착되므로, 상부전극이 유전체막과 접하는 표면 또한 굴곡형이 된다. 따라서, 이러한 굴곡형을 표면을 갖는 상부전극에 양(positive)의 전압이 인가되면, 표면이 평평할 때에 비해 전계가 집중되는 전계집중 현상이 일어나 상부전극 내의 전자가 받는 전계(electric field)가 커지게 된다. 따라서, 다음의 수학식 1에 의해 상부전극에 발생하는 공핍층(depletion region)의 두께가 증가하게 된다. 공핍층의 두께의 증가는 수학식 2에 의해 공핍층에 의한 정전용량의 값을 감소시키고, 결국에는 수학식 3에 나타난 바와 같이 전체 정전용량을 감소시키는 결과를 초래한다.

수학식 1,2,3에서, C_tot 는 전체 정전용량, C₀ 는 유전막에 의한 정전용량, C_d 는 공핍층에 의한 정전용량, X_d 는 공핍층의 두께, ε₀ 는 진공의 유전율, ε_si 는 실리콘의 유전율, A는 캐패시터의 유효면적, V_G는 인가전압, q는 전자의 전하량, N_d는 불순물의 수를 각각 나타낸다.

이와 같이 상부전극에 양의 전압이 인가될 때의 정전용량의 감소 문제를 해결하기 위한 방법으로, 상부전극의 불순물의 농도를 증가시켜 수학식 1에서와 같이 공핍층의 두께를 줄이는 방법이 있다. 그러나, 이 방법은 상부전극의 저항을 감소시켜 캐패시터의 상부전극의 저항층으로서의 역할을 저해하는 문제를 야기한다.

통상의 반도체 메모리소자에서는 캐패시터의 상부전극을 주변회로 영역의 저항층으로 사용하고 있다. 메모리소자에 사용되는 저항층은 주변회로 영역의 회로에 사용되는데, 주로 전압발생기(voltage generator)용, 알 씨 딜레이(RC delay)용으로 사용되며, 최대 수 ㏀ 정도의 저항값이 요구된다. 이러한 주변회로 영역의 저항층은 저항값(resistance)이 작은 경우에는 셀 영역의 게이트전극용 폴리실리콘을 이용해서 형성하고, 저항값이 큰 경우에는 캐패시터의 상부전극용 폴리실리콘을 사용하여 형성하고 있다. 이와 같이, 저항층은 일정 수준 이상의 면저항을 가져야 하는데, 일반적으로 면저항은 두께에 반비례하고 비저항에는 비례하는 경향을 가진다.

따라서, 상부전극의 불순물의 농도를 증가시키면 도 3에 나타난 바와 같이 비저항이 감소하여 원하는 수준 이하의 면저항값을 가지게 된다. 도 3은 불순물의 농도에 따른 비저항값을 나타낸 그래프로서, 참조부호 "A"는 보론(Boron)을 나타내고, 참조부호 "B"는 인(Phosphorus)을 나타낸다.

결국, 캐패시터의 상부전극의 불순물의 농도는 공핍층의 두께 감소라는 목적과, 면저항의 증가하는 목적의 서로 상충되는 두 가지의 목적을 동시에 일정 수준 이상 만족시킬 수 있는 범위 내에서 결정되어야 한다.

상기의 목적을 만족시킬 수 있는 방법으로 가능한 것은, 고농도의 상부전극을 형성하여 공핍층을 줄임으로써 양의 전압이 인가될 때의 정전용량을 일정수준 이상으로 확보하고, 상부전극을 패터닝할 때 저항층으로 사용되는 부분의 두께를 줄임으로써 면저항을 일정 수준 이상으로 확보하는 방법이 있다. 그러나, 이 방법은 패터닝 기술의 한계에 직접적으로 제한받을 수밖에 없기 때문에, 패터닝 기술이 발전하는 수준 정도의 효과만을 얻을 수 있는 단점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 정전용량을 일정 수준 이상 확보하면서도 저항층으로서의 역할을 충분히 수행할 수 있는 정도의 면저항을 갖는 상부전극을 구비하는 반도체 메모리장치의 캐패시터를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 캐패시터의 적합한 제조방법을 제공하는 것이다.

도 1 및 도 2는 종래의 HSG 실리콘층을 이용한 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

도 3은 불순물의 농도에 따른 비저항을 나타낸 그래프이다.

도 4 내지 도 7은 본 발명의 실시예에 의한 요철형 표면을 갖는 스토리지 전극을 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

* 도면의 주요 부분에 대한 부호의 설명 *

40.....반도체기판 42.....필드산화막

44.....게이트절연막 46.....게이트전극

48.....스페이서 50, 52..패드전극

54, 58..층간절연막 56.....비트라인

60.....스토리지전극 62.....유전체막

64, 66....플레이트전극

상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 캐패시터는, 반도체기판 상에 형성되며, 요철형의 표면을 갖는 하부전극과, 상기 하부전극의 표면상에 형성된 유전체막, 및 상기 유전체막 상에 형성되며, 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 구비하는 것을 특징으로 한다.

이 때, 상기 하부전극은 도전막 패턴과, 상기 도전막 패턴의 표면 상에 형성된 요철형 결정립으로 이루어진 것이 바람직한데, 상기 도전막 패턴은 불순물이 도우프된 폴리실리콘으로 이루어지고, 상기 요철형 결정립은 반구모양의 그레인을 갖는 실리콘(HSG silicon)인 것이 더욱 바람직하다.

상기 상부전극은, 예컨대 인(Phosphorus) 또는 비소(Arsenic)와 같은 불순물이 1×10²⁰원자/㎠ 이상으로 도우프된 제1 도전막과, 상기 상부전극이 소정의 저항값을 유지할 수 있을 정도의 농도, 예를 들어 불순물이 1×10²⁰원자/㎠ 미만으로 도우프된 제2 도전막으로 이루어진 것이 바람직하다.

상기 제1 도전막의 두께는, 50Å∼500Å 정도인 것이 바람직하다.

상기 다른 과제를 이루기 위하여 본 발명에 의한 캐패시터의 제조방법은, 반도체기판 상에, 요철형 표면을 갖는 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극의 표면 상에 유전체막을 형성하는 단계, 및 상기 유전체막 상에, 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 하부전극을 형성하는 단계는, 반도체기판 상에 각 셀 단위로 한정된 도전막 패턴을 형성하는 단계, 및 상기 도전막 패턴의 표면 상에, 요철형의 도전성 결정립을 형성하는 단계로 이루어지는 것이 바람직하다.

이 때, 상기 요철형의 도전성 결정립을 형성하는 단계에서는, 실리콘의 표면이동을 이용하여 반도체기판 상에 형성된 도전막 패턴의 표면 상에 반구모양의 그레인을 갖는 실리콘(HSG silicon)층을 형성하는 것이 바람직하다.

그리고, 상기 상부전극을 형성하는 단계는, 유전체막이 형성된 결과물의 전 표면에 불순물이 제1의 농도로 도우프된 제1 도전막을 형성하는 단계와, 상기 제1 도전막보다 낮은 농도로 도우프된 제2 도전막을 형성하는 단계로 이루어진다.

이 때, 상기 제1 도전막의 불순물의 농도는, 1×10²⁰원자/㎠ 이상이고, 상기 제2 도전막의 불순물의 농도는, 상기 상부전극이 소정의 저항값을 유지할 수 있을 정도의 농도, 예를 들어 1×10²⁰원자/㎠ 미만인 것이 바람직하다.

특히, 상기 불순물은 인(Phosphorus) 또는 비소(Arsenic)중 어느 하나이고, 상기 제1 도전막의 두께는 50Å∼500Å 정도인 것이 바람직하다.

본 발명에 따르면, 요철형 표면을 갖는 스토리지 전극을 구비하는 캐패시터의 플레이트 전극을 형성할 때, 먼저 불순물이 고농도로 도우프된 폴리실리콘막을 증착한 다음, 그보다 낮은 농도의 폴리실리콘막을 증착하여 2중의 폴리실리콘막을 형성한다. 따라서, 복잡한 구조 또는 복잡한 공정을 사용하지 않고도 캐패시터의 정전용량을 증가시킴은 물론, 충분한 면저항을 확보할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

본 발명을 설명하기 위하여 캐패시터 오버 비트라인(Capacitor Over Bit line; COB) 구조를 인용하지만, 본 발명은 요철형 스토리지 전극을 구비하는 캐패시터에 대해서 COB 구조에 무관하게 적용될 수 있다.

도 7은 본 발명의 일 실시예에 의한 요철형 스토리지 전극을 갖는 캐패시터를 구비하는 반도체 메모리장치를 도시한 단면도로서, 스토리지 전극(62)의 표면에, 상기 스토리지 전극의 표면적을 증가시키기 위한 목적으로 반구모양의 결정립, 즉 HSG 실리콘층(64)이 형성되어 있고, 그 상부에는 유전체막(66)이 형성되어 있다. 상기 유전체막이 형성된 결과물 상에는, 플레이트 전극(68+70)이 형성되어 있는데, 상기 플레이트 전극은 불순물이 고농도, 예를 들어 1×10²⁰원자/㎠ 이상으로 도우프된 제1 폴리실리콘막(68)과, 상기 플레이트 전극이 소정의 저항값을 유지할 수 있을 정도의 농도, 예를 들어 불순물이 1×10²⁰원자/㎠ 미만으로 도우프된 제2 폴리실리콘막(70)으로 구성되어 있다. 이 때, 상기 제1 폴리실리콘막(68)의 두께는 50Å∼500Å 정도가 바람직하다.

상기 플레이트 전극은 도시된 바와 같이 두 층 또는 그 이상의 다층으로 형성하되, 유전체막(66)과 접촉되는 부분은 플레이트 전극과 유전체막 사이에 형성되는 공핍층의 두께를 줄여 정전용량을 증가시키기 위하여 고농도로 도우프된 도전막으로 형성하고, 주변회로 영역의 저항층으로 사용되도록 하기 위하여 그 상부 측으로 갈수록 낮은 농도로 도우프된 도전막으로 형성하는 것이 바람직하다.

도 4 내지 도 7은 본 발명의 일 실시예에 의한 요철형 스토리지 전극을 갖는 캐패시터를 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

도 4를 참조하면, 반도체기판(40) 상에 통상의 방법을 이용하여 활성영역과 비활성영역을 분리하기 위한 필드산화막(42)을 형성한다. 상기 반도체기판(40) 상에, 산화막, 도전막 및 산화막을 차례로 적층한 후 이를 패터닝하여 게이트절연막(44), 게이트전극(46) 및 절연막(47)으로 이루어진 게이트패턴을 형성한다. 이어서, 결과물의 전면에 예컨대 산화막을 증착한 후 에치백함으로써 상기 게이트패턴의 측벽에 스페이서(48)를 형성한다. 그리고, 그 결과물의 전면에 도우프된 폴리실리콘을 증착한 다음 이를 패터닝함으로써, 비트라인과 반도체기판의 활성영역 그리고 스토리지전극과 반도체기판의 활성영역을 각각 접속시키기 위한 패드전극(50, 52)을 형성한다.

도 5를 참조하면, 패드전극(50, 52)이 형성된 결과물의 전면에 절연물질, 예를 들어 실리콘산화막을 증착하여 층간절연막(54)을 형성한 다음, 상기 층간절연막(54)을 패터닝함으로써 상기 패드전극(50)의 일부를 노출시키는 콘택홀을 형성한다. 이어서, 결과물의 전면에 도우프된 폴리실리콘막을 증착한 후 이를 패터닝함으로써 상기 패드전극(50)과 연결된 비트라인(56)을 형성한다. 상기 비트라인(56)은 워드라인과는 수직한 방향으로 형성된다.

다음에, 결과물의 전면에 절연물질, 예를 들어 실리콘산화막을 증착하여 층간절연막(58)을 형성한 다음, 상기 층간절연막(58)을 패터닝함으로써 패드전극(52)의 일부를 노출시키는 콘택홀(60)을 형성한다.

도 6을 참조하면, 콘택홀이 형성된 결과물의 전면에 도우프된 폴리실리콘막을 증착한 후 사진공정을 이용하여 상기 폴리실리콘막을 패터닝함으로써 스토리지전극 패턴(62)을 형성한다. 이어서, 습식세정 및 식각공정을 통해 반도체기판 표면의 오염과 자연산화막을 제거한 다음, 스토리지전극의 표면적을 증가시키기 위해 통상의 방법을 이용하여 상기 스토리지전극 패턴(62)의 표면에 요철형 결정립, 즉 HSG 실리콘층(64)을 형성한다. 상기 HSG 실리콘층(64)은, 예컨대 10^-6torr 이하의 고진공 챔버(chamber)에서 실란(SiH₄) 및 디실란(SiH₆) 가스를 이용하여 형성할 수 있으며, 그 높이는 100∼1,000Å 정도가 바람직하다.

도 7을 참조하면, HSG 실리콘층(64)이 형성된 반도체기판을 다시 습식식각하여 표면의 오염물질 및 자연산화막을 제거한 다음 결과물의 전면에 유전물질을 증착하여 캐패시터의 유전체막(66)을 형성한다. 이어서, 상기 유전체막(66)이 형성된 결과물 상에 도전막을 증착하여 플레이트전극(68+70)을 형성한다. 이 때, 먼저 불순물, 예컨대 인(Phosphorus) 또는 비소(Arsenic)가 1×10²⁰원자/㎠ 이상으로 고농도로 도우프된 폴리실리콘막을 50∼500Å 정도, 바람직하게는 200Å 정도 증착한 다음, 플레이트 전극이 소정의 저항값을 유지할 수 있을 정도의 농도, 예를 들어 1×10²⁰원자/㎠ 미만으로 도우프된 폴리실리콘막을 증착하여 2중 폴리실리콘막으로 이루어진 플레이트 전극을 형성한다.

이렇게 하면, 유전체막과 접촉된 부분에서는 플레이트 전극이 고농도로 도우프되어 있기 때문에 공핍층의 두께가 줄어들어 캐패시터의 정전용량이 증가되고, 그 상부에는 그보다 낮은 농도의 폴리실리콘막이 형성되어 있으므로 주변회로 영역의 저항층으로서의 역할을 충분히 수행할 수 있게 된다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 요철형 스토리지 전극을 구비하는 캐패시터 및 그 제조방법에 따르면, 캐패시터의 플레이트 전극을 형성할 때, 먼저 불순물이 고농도로 도우프된 폴리실리콘막을 증착한 다음, 그보다 낮은 농도의 폴리실리콘막을 증착하여 2중의 폴리실리콘막을 형성한다. 이렇게 함으로써, 유전체막과 플레이트 전극이 접촉되는 부분에서는 플레이트 전극이 고농도로 도우프되어 있기 때문에 공핍층의 두께가 줄어들어 캐패시터의 정전용량이 증가되고, 그 상부에는 그보다 낮은 농도의 폴리실리콘막이 형성되어 있으므로 주변회로 영역의 저항층으로서의 역할을 충분히 수행할 수 있을 정도의 면저항을 확보할 수 있다. 결과적으로, 복잡한 구조 또는 복잡한 공정을 사용하지 않고도 캐패시터의 정전용량을 증가시킴은 물론, 충분한 면저항을 확보할 수 있다.

Claims (15)

1. 반도체기판 상에 형성되며, 요철형의 표면을 갖는 하부전극;

   상기 하부전극의 표면 상에 형성된 유전체막; 및

   상기 유전체막 상에 형성되며, 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 구비하는 반도체 메모리장치의 캐패시터.
2. 제1항에 있어서, 상기 하부전극은,

   도전막 패턴과,

   상기 도전막 패턴의 표면 상에 형성된 요철형 결정립으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
3. 제2항에 있어서, 상기 도전막 패턴은 불순물이 도우프된 폴리실리콘으로 이루어지고,

   상기 요철형 결정립은 반구모양의 그레인을 갖는 실리콘(HSG silicon)인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
4. 제1항에 있어서, 상기 상부전극은,

   상기 상부전극이 소정의 저항값을 유지할 수 있을 정도의 농도로 도우프된 도전막을 구비하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
5. 제4항에 있어서, 상기 상부전극은,

   불순물이 1×10²⁰원자/㎠ 이상으로 도우프된 제1 도전막과,

   불순물이 1×10²⁰원자/㎠ 미만으로 도우프된 제2 도전막으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
6. 제5항에 있어서, 상기 불순물은 인(Phosphorus) 또는 비소(Arsenic)인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
7. 제5항에 있어서, 상기 제1 도전막의 두께는,

   50Å∼500Å인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
8. 반도체기판 상에, 요철형 표면을 갖는 캐패시터의 하부전극을 형성하는 단계;

   상기 하부전극의 표면 상에 유전체막을 형성하는 단계; 및

   상기 유전체막 상에, 불순물의 농도가 서로 다른 적어도 2층 이상의 도전막으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
9. 제8항에 있어서, 상기 하부전극을 형성하는 단계는,

   반도체기판 상에 각 셀 단위로 한정된 도전막 패턴을 형성하는 단계; 및

   상기 도전막 패턴의 표면 상에, 요철형의 도전성 결정립을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
10. 제9항에 있어서, 상기 요철형의 도전성 결정립을 형성하는 단계는,

    실리콘의 표면이동을 이용하여 반도체기판 상에 형성된 도전막 패턴의 표면 상에 반구모양의 그레인을 갖는 실리콘(HSG silicon)층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
11. 제8항에 있어서, 상기 상부전극을 형성하는 단계는,

    상기 유전체막이 형성된 결과물의 전 표면에 불순물이 제1의 농도로 도우프된 제1 도전막을 형성하는 단계와,

    상기 제1 도전막보다 낮은 농도로 도우프된 제2 도전막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
12. 제11항에 있어서, 상기 제2 도전막의 불순물의 농도는,

    상기 상부전극이 소정의 저항값을 유지할 수 있을 정도의 농도인 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
13. 제12항에 있어서,

    상기 제1 도전막의 불순물의 농도는 1×10²⁰원자/㎠ 이상이고,

    상기 제2 도전막의 불순물의 농도는 1×10²⁰원자/㎠ 미만인 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
14. 제12항에 있어서, 상기 불순물은 인(Phosphorus) 또는 비소(Arsenic)인 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.
15. 제13항에 있어서, 상기 제1 도전막의 두께는,

    50Å∼500Å인 것을 특징으로 하는 반도체 메모리장치의 캐패시터 제조방법.

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