KR100370130B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100370130B1
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Abstract

본 발명은 콘택 형성시 상부 전극의 과다식각을 방지하여 금속 배선과 상부 전극간의 콘택 저항을 줄이도록 한 반도체 소자의 제조방법에 관한 것으로서, 금속 배선과 상부 전극의 콘택이 형성될 부분을 사전에 홀(hole) 형태로 식각하여 그 위에 캐패시터의 상부 전극을 형성하고, 전면에 절연막을 형성한 후 콘택홀 공정을 실시하여 상부 전극의 과다식각을 방지함에 그 특징이 있다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터의 상부 전극 및 금속 배선간의 콘택(contact) 저항을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 소자가 집적화 되고 셀 사이즈(cell size)가 감소하면서 종전의 캐패시터(capacitor)의 캐패시턴스(capacitance)를 유지하기 위해서 캐패시터의 면적을 늘리는 연구가 계속되어 왔다.
따라서 캐패시터의 가로 방향보다는 높이 길이가 증가하여 금속 배선과 비트 라인까지의 콘택 단차는 2000Å이상으로 증가하는 추세이다.
한편, DRAM(Direct Random Access Memory)의 캐패시터 구조는 박스형(Box Type)과 실린더형(Cylinder Type)으로 나뉘는데 칩 면적이 감소함에 따라 박스형보다 캐패시터 면적이 넓은 실린더형으로 바뀌는 추세이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 일정한 간격을 복수개의 워드 라인(12) 및 비트 라인(13)을 각각 형성한다.
여기서 상기 워드 라인(12)은 절연 물질에 의해 절연 즉, 워드 라인(12)과 반도체 기판(11) 사이와 워드 라인(12) 상부 및 측면은 절연 물질에 의해 절연되어 있다.
이어, 상기 반도체 기판(11)의 전면에 제 1 산화막(14)을 형성한 후, 포토 및 식각공정을 통해 상기 워드 라인(12) 사이의 반도체 기판(11) 표면이 선택적으로 노출되도록 상기 제 1 산화막(14)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 도전성 물질(예를 들면 폴리 실리콘)을 증착한 후 상기 콘택홀 내부에만 남도록 평탄화 공정을 실시하여 도전성 플러그(15)를 형성한다.
한편, 상기 제 1 산화막(14)의 두 층의 산화막으로 이루어져 있으며 하부의 산화막에 콘택홀을 형성한 후 비트 라인 플러그를 형성하고, 상기 비트 라인 플러그 및 그에 인접한 하부 산화막상에 비트 라인을 형성한 후, 전면에 상부 산화막을 형성한다.
또한, 상기 도전성 플러그(15)도 두 층의 도전 물질이 적층되어 형성되어 있다. 즉, 상기 제 1 산화막(14)의 하부 산화막을 형성한 후 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀 내부에 하부 도전성 플러그를 형성하며, 전면에 상부 산화막을 형성한 후 상기 하부 산화막을 관통하여 상기 하부 도전성 플러그와 전기적으로 연결되는 상부 도전성 플러그를 형성한다.
여기서 상기 워드 라인(12) 및 비트 라인(13)은 도전성 물질을 이용한 배선 역할을 하며 워드 라인(12)에 문턱 전압(Threshold Voltage)이상의 전압이 가해질 경우 MOS(Metal Oxide Semiconductor) 트랜지스터가 동작하여 비트 라인(13)의 전하가 도전성 플러그(15)를 통하여 캐패시터에 축적되게 된다.
이어, 상기 도전성 플러그(15)를 포함한 반도체 기판(11)의 전면에 질화막(16)과 제 2 산화막(17)을 차례로 형성하고, 상기 도전성 플러그(15)의 표면이 노출되도록 포토 및 식각공정을 통해 상기 제 2 산화막(17) 및 질화막(16)을 선택적으로 제거하여 캐패시터가 형성될 영역을 정의한다.
여기서 상기 제 1, 제 2 산화막(14,17)은 CVD(Chemical Vapor Deposition)법이나 PECVD(Plasma Enhanced CVD)에 의해 형성하며, 상기 질화막(16)은 LPCVD(Low Pressure CVD)에 의해 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 비정질 실리콘(amorphous Si)막(18)을 형성하고, 상기 비정질 실리콘막(18)상에 SOG(Spin On Glass)막(19)을 형성한다.
여기서 상기 SOG막(19)은 갭 필(Gap Fill) 능력이 우수한 물질이므로 캐패시터 내부를 보이드(Void)없이 갭 필한다.
도 1c에 도시한 바와 같이, 상기 제 2 산화막(17)을 식각 종말점으로 하여 상기 SOG막(19) 및 비정질 실리콘막(18)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 연마하여 상기 SOG막(19) 및 비정질 실리콘막(18)이 캐패시터가 형성될 영역에만 남도록 한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)상에 제 1 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(20)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(20)를 마스크로 이용하여 HF계열 용액으로 상기 SOG막(19)을 제거한다.
도 1e에 도시한 바와 같이, 상기 제 1 포토레지스트(20)를 제거하고, 상기 반도체 기판(11)을 약 700℃에서 SiH4또는 Si2H6가스 분위기에서 어닐(anneal)하여 노출된 비정질 실리콘막(18)을 반구 형태의 그레인(grain)을 형성하면서 MPS(Meta stable Poly Silicon)막(21)을 형성한다.
여기서 상기 MPS막(21)이 캐패시터 하부 전극이 된다.
이때 상기 MPS막(21)은 비정질 실리콘막(18)이 원자의 이동(migration)하여 반구 형태의 그레인을 형성한 것으로 약 1.8배의 면적 증가 효과가 있다.
이어, 상기 MPS막(21)을 포함한 반도체 기판(11)의 전면에 유전체막(22)으로서 Ta2O5막이나 Si3N4막을 LPCVD방법에 의해 형성한다.
도 1f에 도시한 바와 같이, 상기 유전체막(22)상에 LPCVD법으로 폴리 실리콘막을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘막을 선택적으로 제거하여 캐패시터의 상부 전극(23)을 형성한다.
도 1g에 도시한 바와 같이, 상기 상부 전극(23)을 포함한 반도체 기판(11)의 전면에 층간 절연을 위해 제 3 산화막(24)을 형성하고, 상기 제 3 산화막(24)상에제 2 포토레지스트(25)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(25)를 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 제 2 포토레지스트(25)를 마스크로 이용하여 상기 상부 전극(23) 및 비트 라인(13)의 표면이 소정부분 노출되도록 상기 제 3 산화막(24), 제 2 산화막(17), 질화막(16), 제 1 산화막(14)을 선택적으로 제거하여 콘택홀(26)을 형성한다,
여기서 상기 콘택홀(26) 형성시 상기 비트 라인(13)의 표면이 노출될 때가지 상기 상부 전극(23)이 과다식각 되어 표면으로부터 소정 두께만큼 제거된다.
도 1h에 도시한 바와 같이, 상기 콘택홀(26)을 포함한 반도체 기판(11)의 전면에 티타늄-질화 티타늄(Ti-TiN)막으로 이루어진 금속 베리어막(27)을 스퍼터링(Sputtering)이나 CVD법에 의해 형성한다.
여기서 상기 금속 베리어막(27)은 현재 스퍼터링에 의한 PVD(Physical Vapor Deposition) Ti-TiN막이 널리 쓰이고 있으며 TiCl4가스를 이용한 CVD Ti-TiN막이나 TDMAT(Ti(N(CH3)2)4)), TDEAT(Ti(N(C2H5)2)4))를 이용한 MOCVD(Metal Organic CVD) TiN막을 사용한다.
이어, 상기 금속 베리어막(27)상에 CVD법에 의해 텅스텐(W)막을 증착한 후, 에치백하여 상기 콘택홀(26) 내부에 텅스텐 플러그(28)를 형성한다.
그리고 상기 텅스텐 플러그(28)를 포함한 반도체 기판(11)의 전면에 스퍼터링법으로 알루미늄(Al)막 및 ARC(Anti Reflective Coating)막(예를 들면 TiN)(30)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 ARC막(30), 알루미늄막, 금속 베리어막(27)을 선택적으로 제거하여 금속 배선(29)을 형성한다.
즉, 상기 금속 배선(29)과 상부 전극(23) 및 비트 라인(13) 사이에는 콘택이 형성된다.
상기와 같이 콘택 형성시 금속 배선(29)과 비트 라인(13)간의 단차는 통상 2000Å이상으로 거리가 길며, 반면에 금속 배선(29)과 상부 전극(23)과의 거리는 4000Å 이내로 매우 짧다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 콘택 식각시 금속 배선과 비트 라인 그리고 캐패시터 상부 전극간의 거리가 차이가 나기 때문에 상대적으로 거리가 짧은 캐패시터 상부 전극이 먼저 노출되어 비트 라인 상부에 콘택이 형성될 때 캐패시터 상부 전극은 과다식각이 발생한다.
따라서 PLCT 저항이 증가함에 따라 DRAM 작동시 스피드 지연 및 회로상에 오동작을 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택 형성시 상부 전극의 과다식각을 방지하여 금속 배선과 상부 전극간의 콘택 저항을 줄이도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a 및 도 3b는 본 발명과 종래의 금속 배선과 상부 전극간의 콘택을 나타낸 도면
도 4는 상부 전극의 잔만에 따른 PLCT 저항 분포를 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 워드 라인
33 : 비트 라인 34 : 제 1 산화막
35 : 도전성 플러그 36 : 질화막
37 : 제 2 산화막 38 : 비정질 실리콘막
39 : SOG막 40 : 제 1 포토레지스트
41 : MPS막 42 : 유전체막
43 : 상부 전극 44 : 제 3 산화막
45 : 제 2 포토레지스트 46 : 콘택홀
47 : 금속 베리어막 48 : 텅스텐 플러그
49 : 금속 배선 50 : ARC막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상의 일정영역에 비트 라인을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막을 관통하여 상기 반도체 기판과 전기적으로 연결되는 복수개의 도전성 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 질화막 및 제 2 산화막을 형성하는 단계와, 상기 제 2 산화막 및 질화막을 관통하여 상기 각 도전성 플러그에 전기적으로 연결되는 실린더형 하부 전극을 형성하는 단계와, 상기 제 2 산화막을 선택적으로 제거하여 콘택 영역을 정의하는 단계와, 상기 콘택 영역을 포함한 하부 전극상에 유전체막 및 상부 전극을 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 제 3 산화막을 형성하는 단계와, 상기 콘택 영역의 상부 전극 및 비트 라인의 표면이 소정부분 노출되도록 상기 제 3 산화막, 제 2 산화막 및 질화막 그리고 제 1 산화막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 금속 베리어막을 개재하여 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐 플러그에 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 일정한 간격을 복수개의 워드 라인(32) 및 비트 라인(33)을 각각 형성한다.
여기서 상기 워드 라인(32)은 절연 물질에 의해 절연 즉, 워드 라인(12)과 반도체 기판(31) 사이와 워드 라인(32) 상부 및 측면은 절연 물질에 의해 절연되어 있다.
이어, 상기 반도체 기판(31)의 전면에 제 1 산화막(34)을 형성한 후, 포토 및 식각공정을 통해 상기 워드 라인(32) 사이의 반도체 기판(31) 표면이 선택적으로 노출되도록 상기 제 1 산화막(34)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 도전성 물질(예를 들면 폴리 실리콘)을 증착한 후 상기 콘택홀 내부에만 남도록 평탄화 공정을 실시하여 도전성 플러그(35)를 형성한다.
한편, 상기 제 1 산화막(34)의 두 층의 산화막으로 이루어져 있으며 하부의 산화막에 콘택홀을 형성한 후 비트 라인 플러그를 형성하고, 상기 비트 라인 플러그 및 그에 인접한 하부 산화막상에 비트 라인을 형성한 후, 전면에 상부 산화막을 형성한다.
또한, 상기 도전성 플러그(35)도 두 층의 도전 물질이 적층되어 형성되어 있다. 즉, 상기 제 1 산화막(34)의 하부 산화막을 형성한 후 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀 내부에 하부 도전성 플러그를 형성하며, 전면에 상부 산화막을 형성한 후 상기 하부 산화막을 관통하여 상기 하부 도전성 플러그와 전기적으로 연결되는 상부 도전성 플러그를 형성한다.
여기서 상기 워드 라인(32) 및 비트 라인(33)은 도전성 물질을 이용한 배선역할을 하며 워드 라인(32)에 문턱 전압(Threshold Voltage)이상의 전압이 가해질 경우 MOS(Metal Oxide Semiconductor) 트랜지스터가 동작하여 비트 라인(33)의 전하가 도전성 플러그(35)를 통하여 캐패시터에 축적되게 된다.
이어, 상기 도전성 플러그(35)를 포함한 반도체 기판(31)의 전면에 질화막(36)과 제 2 산화막(37)을 차례로 형성하고, 상기 도전성 플러그(35)의 표면이 노출되도록 포토 및 식각공정을 통해 상기 제 2 산화막(37) 및 질화막(36)을 선택적으로 제거하여 캐패시터가 형성될 영역을 정의한다.
여기서 상기 제 1, 제 2 산화막(34,37)은 CVD(Chemical Vapor Deposition)법이나 PECVD(Plasma Enhanced CVD)에 의해 형성하며, 상기 질화막(36)은 LPCVD(Low Pressure CVD)에 의해 형성한다.
도 2b에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 비정질 실리콘(amorphous Si)막(38)을 형성하고, 상기 비정질 실리콘막(38)상에 SOG(Spin On Glass)막(39)을 형성한다.
여기서 상기 SOG막(39)은 갭 필(Gap Fill) 능력이 우수한 물질이므로 캐패시터 내부를 보이드(Void)없이 갭 필한다.
도 2c에 도시한 바와 같이, 상기 제 2 산화막(37)을 식각 종말점으로 하여 상기 SOG막(39) 및 비정질 실리콘막(38)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 연마하여 상기 SOG막(39) 및 비정질 실리콘막(38)이 캐패시터가 형성될 영역에만 남도록 한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(31)상에 제 1포토레지스트(40)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(40)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(40)를 마스크로 이용하여 HF계열 용액으로 상기 SOG막(39) 및 제 2 산화막(37)을 선택적으로 제거한다.
즉, 본 발명은 종래 기술과 다르게 이후 캐패시터의 상부 전극과 금속 배선간의 콘택되는 부분의 제 2 산화막(37)을 선택적으로 제거한다.
여기서 상기 제 1 포토레지스트(40)를 마스크로 사용하여 제 2 산화막(37)을 선택적으로 제거하지 않고, 하드 마스크(예를 들면, 폴리 실리콘, SiO2, Si3N4등)를 마스크로 이용할 수도 있다.
도 2e에 도시한 바와 같이, 상기 제 1 포토레지스트(40)를 O2플라즈마 처리로 제거하고, 상기 반도체 기판(31)을 약 700℃에서 SiH4또는 Si2H6가스 분위기에서 어닐(anneal)하여 노출된 비정질 실리콘막(38)을 반구 형태의 그레인(grain)을 형성하면서 MPS(Meta stable Poly Silicon)막(41)을 형성한다.
여기서 상기 MPS막(41)은 캐패시터 하부 전극이다.
이때 상기 MPS막(41)은 비정질 실리콘막(38)이 원자의 이동(migration)하여 반구 형태의 그레인을 형성한 것으로 약 1.8배의 면적 증가 효과가 있다.
이어, 상기 MPS막(41)을 포함한 반도체 기판(31)의 전면에 유전체막(42)으로서 Ta2O5막이나 Si3N4막을 LPCVD방법에 의해 형성한다.
한편, 상기 유전체막(42)을 형성한 후 O2가스 분위기에서 700 ~ 800℃로 열처리하여 산화 및 유전체막의 결함을 제거한다.
도 2f에 도시한 바와 같이, 상기 유전체막(42)상에 LPCVD법으로 폴리 실리콘막을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘막을 선택적으로 제거하여 캐패시터의 상부 전극(43)을 형성한다.
도 2g에 도시한 바와 같이, 상기 상부 전극(43)을 포함한 반도체 기판(31)의 전면에 층간 절연을 위해 제 3 산화막(44)을 형성하고, 상기 제 3 산화막(44)상에 제 2 포토레지스트(45)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(45)를 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 제 2 포토레지스트(45)를 마스크로 이용하여 상기 상부 전극(43) 및 비트 라인(33)의 표면이 소정부분 노출되도록 상기 제 3 산화막(44), 제 2 산화막(37), 질화막(36), 제 1 산화막(34)을 선택적으로 제거하여 콘택홀(46)을 형성한다,
여기서 상기 콘택홀(46) 형성시 전술한 바와 같이 상부 전극(43)과 콘택되는 부분의 제 2 산화막(37)을 제거하였기 때문에 상부 전극(43)과 비트 라인(33)간의 거리는 차이가 없어 상부 전극(43)이 과다식각 되지 않는다.
도 2h에 도시한 바와 같이, 상기 콘택홀(46)을 포함한 반도체 기판(31)의 전면에 티타늄-질화 티타늄(Ti-TiN)막으로 이루어진 금속 베리어막(47)을 스퍼터링(Sputtering)이나 CVD법에 의해 형성한다.
여기서 상기 금속 베리어막(47)은 현재 스퍼터링에 의한 PVD(Physical Vapor Deposition) Ti-TiN막이 널리 쓰이고 있으며 TiCl4가스를 이용한 CVD Ti-TiN막이나TDMAT(Ti(N(CH3)2)4)), TDEAT(Ti(N(C2H5)2)4))를 이용한 MOCVD(Metal Organic CVD) TiN막을 사용한다.
한편, 상기 금속 베리어막(47)으로 W, WNx, TaN, Ta, Mo, Co 등의 금속 물질을 사용할 수 있다.
이어, 상기 금속 베리어막(47)상에 CVD법에 의해 텅스텐(W)막을 증착한 후, 에치백하여 상기 콘택홀(46) 내부에 텅스텐 플러그(48)를 형성한다.
그리고 상기 텅스텐 플러그(48)를 포함한 반도체 기판(31)의 전면에 스퍼터링법으로 알루미늄(Al)막 및 ARC(Anti Reflective Coating)막(예를 들면 TiN)(50)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 ARC막(50), 알루미늄(Al)막, 금속 베리어막(47)을 선택적으로 제거하여 금속 배선(49)을 형성한다.
즉, 상기 금속 배선(49)과 상부 전극(43) 및 비트 라인(33) 사이에는 콘택이 형성된다.
한편, 상기 텅스텐 플러그(48)를 형성하지 않고, 알루미늄막을 형성한 후 고온에서 리플로우하여 콘택홀(46)을 채울 수도 있다.
종래에는 캐패시터가 형성되고 제 2 산화막(37)상에 상부 전극(43)이 놓이고 그 위에 콘택이 형성되었다.
그러나 본 발명은 상부 전극(43)과 금속 배선(49)간의 콘택이 형성될 부분을 미리 홀 형태로 식각한 다음 홀 내부에 상부 전극(43)을 형성하고, 상기 상부 전극(43) 및 비트 라인(33)과 콘택되는 금속 배선(49)을 형성하기 위해 콘택홀(46)을 형성할 때 홀 내부에 형성된 상부 전극(43)을 따라 식각한다.
따라서 본 발명과 같이 식각할 경우 상부 전극(43) 및 비트 라인(33)의 식각전 콘택 접점 포인트의 차이는 2000 ~ 3000Å 수준으로 작아지게 된다. 콘택홀(46) 식각 측면에서는 하부배선과의 단차가 서로 차이가 극심하지 않기 때문에 어느 한쪽이 과다식각 되는 것을 막아준다.
도 3a 및 도 3b는 본 발명과 종래의 금속 배선과 상부 전극간의 콘택을 나타낸 도면이다.
도 3a에서와 같이, 본 발명은 상부 전극에 콘택이 식각이 된 경우인데 콘택 하부의 폴리 실리콘 잔막이 남아 있는 것을 알 수 있다. 이때 상부 전극과 금속 배선간 콘택 저항(PLCT 저항)은 252Ω/cont이다.
도 3b에서와 같이, 종래 기술은 상부 전극이 과다식각 되어 콘택 하부의 상부 전극 잔만이 거의 없다. 상기와 같은 불량이 발생하면 PLCT 저항이 1KΩ/cont이상으로 소자 작동시 문제를 초래한다.
도 4는 상부 전극의 잔만에 따른 PLCT 저항 분포를 나타낸 그래프이다.
도 4에서와 같이, 상부 전극의 잔만이 150Å이하일 경우 PLCT 저항은 1000Ω/cont 이상으로 급증하게 되고 DRAM 작동시 스피드 지연 및 회로상에 오동작을 유발한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 비트 라인과 금속 배선과의 콘택이 이루어지는 동안 상부 전극의 과다 식각이 방지되므로 상부 전극과 금속 배선간의 콘택 저항을 줄일 수 있다.
둘째, 상부 전극과 금속 베리어막이 삼면(三面)에 걸쳐 접하게 되므로 그 사이에서 티타늄 실리사이드(TiSix)가 20~50Å 두께로 생성되어 PLCT 저항을 줄일 수 있다.

Claims (3)

  1. 반도체 기판상의 일정영역에 비트 라인을 형성하는 단계;
    상기 반도체 기판의 전면에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막을 관통하여 상기 반도체 기판과 전기적으로 연결되는 복수개의 도전성 플러그를 형성하는 단계;
    상기 반도체 기판의 전면에 질화막 및 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막 및 질화막을 관통하여 상기 각 도전성 플러그에 전기적으로 연결되는 실린더형 하부 전극을 형성하는 단계;
    상기 제 2 산화막을 선택적으로 제거하여 콘택 영역을 정의하는 단계;
    상기 콘택 영역을 포함한 하부 전극상에 유전체막 및 상부 전극을 차례로 형성하는 단계;
    상기 반도체 기판의 전면에 제 3 산화막을 형성하는 단계;
    상기 콘택 영역의 상부 전극 및 비트 라인의 표면이 소정부분 노출되도록 상기 제 3 산화막, 제 2 산화막 및 질화막 그리고 제 1 산화막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 금속 베리어막을 개재하여 텅스텐 플러그를 형성하는 단계;
    상기 텅스텐 플러그에 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 하부 전극은 상기 반도체 기판에 비정질 실리콘막을 형성한 후 약 700℃에서 SiH4또는 Si2H6가스 분위기로 어닐하여 비정질 실리콘막을 반구 형태의 그레인을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 유전체막을 형성한 후 O2가스 분위기에서 700 ~ 800℃로 열처리하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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