KR100695547B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

기둥형상 또는 원통 형상의 축적 전극을 이용한 커패시터를 갖는 반도체 장치에 있어서, 축적 전극의 상단부에 있어서의 전계 집중을 완화시켜 커패시터의 절연성을 향상시킨다.
축적전극(76)과, 축적전극(76) 상에 형성된 커패시터 유전체막(78)과, 커패시터 유전체막(78) 상에 형성된 플레이트 전극(88)으로 이루어지는 커패시터를 갖는 반도체 장치에 있어서, 축적 전극(76)의 상단부를 둥글게 하고, 축적 전극(76)의 상단부의 두께가 다른 영역의 두께보다 두껍게 되도록 구성한다.
실리콘 기판, 소자 분리막, 텅스텐막, 사이드월 절연막, 플러그

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 축적 전극의 모서리부를 둥글게 하기 위한 열처리를 실행하는 과정을 설명하는 제 1 도면.
도 2는 축적 전극의 모서리부를 둥글게 하기 위한 열처리를 실행하는 과정을 설명하는 제 2 도면.
도 3은 축적 전극의 모서리부를 둥글게 하기 위한 열처리를 실행하는 과정을 설명하는 제 3 도면.
도 4는 열처리 후의 축적 전극의 상단부의 형상을 나타내는 도면.
도 5는 커패시터 유전체막의 막 두께에 대한 전극의 곡률 반경의 비의 전계 집중으로의 영향을 이론 계산에 의해서 구한 결과를 나타내는 그래프.
도 6은 평면 형태 커패시터에 있어서의 리크(누설) 전류의 실측값으로부터 예측한 실린더형 커패시터의 리크 전류를 나타내는 그래프.
도 7은 개구부를 테이퍼 형상으로 하는 것에 의한 효과를 설명하는 도면.
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 평면도.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 개략 단면도.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 13은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 14는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 15는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도 16은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 7 공정 단면도.
도 17은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 8 공정 단면도.
도 18은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 나타내는 제 9 공정 단면도.
도 19는 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 개략 단면도.
도 20은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 21은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 22는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 23은 열처리 전후에 있어서의 축적 전극의 형상을 나타내는 단면 SEM 사진.
도 24는 축적 전극을 둥글게 하는 열처리를 실행한 시료와 열처리를 실행하지 않은 시료에 있어서의 커패시터의 리크 전류 특성을 나타내는 그래프.
도 25는 본 발명의 실시예의 변형예에 따른 반도체 장치의 구조를 나타내는 개략 단면도.
도 26은 종래의 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 27은 종래의 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 28은 종래의 반도체 장치에 있어서의 과제를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10… 실리콘 기판 12… 소자 분리막
14… 게이트 절연막 16… 다결정 실리콘막
18… 텅스텐막 20… 게이트 전극
22, 54… 실리콘 질화막 24, 26… 소스/드레인 확산층
28, 56… 사이드월 절연막
30, 40, 58, 66, 70, 90, 102… 층간 절연막
32, 34, 60, 92, 94… 콘택트홀
36, 38, 62, 96, 98… 플러그 48… 비트선
50… 밀착층 52… 텅스텐막
64, 68… 에칭 스토퍼막 72… 개구부
74… 라이너막 76… 축적 전극
78… 커패시터 유전체막 88… 플레이트 전극
100… 배선층 110, 114… 층간 절연막
112… 플러그 116… 개구부
118… 라이너막 120… 축적 전극
200… 실리콘 기판 202… 소자 분리막
204… 게이트 전극 206… 소스/드레인 확산층
208, 214… 층간 절연막 210… 콘택트홀
212… 플러그 216… 개구부
218… 축적 전극 220… 커패시터 유전체막
222… 플레이트 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 원통 형상 또는 기둥 형상의 축적 전극을 이용한 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM은 1트랜지스터, 1커패시터로 구성할 수 있는 반도체 기억 장치로서, 종래부터 고밀도·고집적화된 반도체 기억 장치를 제조하기 위한 구조나 제조 방법이 여러 가지로 검토되고 있다. 특히, DRAM에 있어서의 커패시터의 구조는 고집적화에 다대한 영향을 주기 때문에, 어떠한 방법으로 장치의 고집적화를 저해하지 않고 원하는 축적 용량을 확보하는가가 중요하다.
고집적화를 도모하기 위해서는 메모리 셀 면적을 축소하는 것이 불가결하고, 커패시터가 형성되는 면적도 작게 할 필요가 있다. 그래서, 기둥 형상이나 원통 형상의 축적 전극을 이용한 커패시터를 채용함으로써 높이 방향으로 커패시터의 표면적을 넓히고, 커패시터가 형성되는 영역의 바닥 면적을 증가시키지 않고 원하는 축적 용량을 확보하는 것이 제안되어 있다.
종래의 반도체 장치의 제조 방법에 대해서 도 26 및 도 27을 이용하여 설명한다.
우선, 실리콘 기판(200) 상에 통상의 MOS 트랜지스터의 제조 방법과 마찬가지로 하여, 게이트 전극(204) 및 소스/드레인 확산층(206)을 갖는 메모리 셀 트랜지스터를 형성한다(도 26의 a).
다음에, 메모리 셀 트랜지스터가 형성된 실리콘 기판(200) 상에 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적시킨 후, 예를 들면 CMP법에 의해 그 표면을 연 마하고, 실리콘 산화막으로 이루어지고 표면이 평탄화된 층간 절연막(208)을 형성한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해 층간 절연막에 소스/드레인 확산층에 이르는 콘택트홀(210)을 형성한다.
다음에, 예를 들면 CVD법에 의해 도전막을 퇴적시킨 후, 예를 들면 CMP법에 의해 층간 절연막의 표면이 노출할 때까지 이 도전막을 연마하고, 콘택트홀(210)내에 매립된 플러그(212)를 형성한다(도 26의 b).
다음에, 플러그(212)가 매립된 층간 절연막(208) 상에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어지는 층간 절연막(214)을 형성한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(214)에 플러그(212)를 노출시키는 개구부(216)를 형성한다.
다음에, 전면에 예를 들면 CVD법에 의해 루테늄막을 퇴적시킨 후, 예를 들면 CMP법에 의해 층간 절연막(214)의 표면이 노출될 때까지 이 루테늄막을 연마하고, 개구부(216)의 내벽 및 바닥면을 따라 형성된 루테늄막으로 이루어지는 원통형상의 축적 전극(218)을 형성한다(도 26의 c).
다음에, 원통 형상의 축적 전극(218)의 내측 표면 및 외측 표면을 이용하는 소위 실린더형 커패시터를 형성하는 경우에는, 층간 절연막(214)을 층간 절연막(208)에 대하여 선택적으로 제거해서 축적 전극(218)의 외측 표면을 노출시킨 후, 예를 들면 CVD법에 의해, 예를 들면 Ta2O5로 이루어지는 커패시터 유전체막(220)과, 예를 들면 루테늄막으로 이루어지는 플레이트 전극(222)을 퇴적시키고, 축적 전극(218), 커패시터 유전체막(220), 플레이트 전극(222)으로 이루어지는 커패시터를 형성한다(도 27의 a).
또는, 원통 형상의 축적 전극의 내측 표면만을 이용하는, 소위 오목형 커패시터를 형성하는 경우에는, 층간 절연막(214)을 제거하지 않고, 예를 들면 CVD법에 의해 예를 들면 Ta2O5로 이루어지는 커패시터 유전체막(220)과, 예를 들면 루테늄막으로 이루어지는 플레이트 전극(222)을 퇴적시키고, 축적 전극(218), 커패시터 유전체막(220), 플레이트 전극(222)으로 이루어지는 커패시터를 형성한다(도 27의 b).
이렇게 해서, 원통 형상의 축적 전극을 이용한 커패시터를 갖는 DRAM이 제조되어 있었다.
상기 종래의 반도체 장치의 제조 방법에서는 층간 절연막(214) 상의 도전막을 CMP법에 의해 제거함으로써 개구부(216) 내에 선택적으로 축적 전극(218)을 형성하고 있었으므로, 이와 같이 형성한 축적 전극(218)의 상단부에는 도 28의 a에 나타내는 바와 같은 모서리부가 발생하고 있었다. 특히, CMP법에 의한 연마시에 디싱이 발생해 있으면, 축적 전극(218)의 내표면측이 외표면측보다 깎기기 쉬우므로, 축적 전극(218)의 상단부에는 도 28의 b에 나타내는 바와 같은 더 예각인 모서리부가 발생해 있었다.
이와 같이, 축적 전극(218)의 상단부에 모서리부가 발생하면, 모서리부에 있어서 전계가 집중하고, 평면형의 전극을 형성한 경우와 비교하여 커패시터 유전체막(220)의 절연성이 대폭적으로 열화하는 경우가 있었다. 특히, 모서리부가 예각인 경우, 모서리부에는 매우 큰 전계가 집중적으로 인가되기 때문에, 커패시터 유전체막(220)이 절연 파괴되어 버리는 경우가 있었다.
본 발명의 목적은, 기둥형상 또는 원통 형상의 축적 전극을 이용한 커패시터를 갖는 반도체 장치에 있어서, 축적 전극의 상단부에 있어서의 전계 집중을 완화시켜 커패시터의 절연성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명은 축적 전극의 형성 후이고 커패시터 유전체막의 형성 전에, 축적 전극의 상단부의 모서리부를 둥글게 하기 위한 열처리를 실행하는 것에 주된 특징이 있다.
금속막을 구성하는 재료의 자발적인 구조 형성을 촉진시키도록, 금속막을 형성한 후에 융점보다 낮은 소정의 온도로 열처리를 실행하면, 결정이 재구성된다. 특히, 금속막의 단부에 있어서는 표면 에너지가 적은 가장 안정한 구면 형상 성형하도록 결정의 재구성이 진행한다. 따라서, 축적 전극을 형성한 후에 결정의 재구성이 발생하는 온도보다 높은 온도에서 열처리를 실행함으로써, 축적 전극의 상단부의 모서리부를 둥글게 할 수 있다.
축적 전극의 모서리부를 둥글게 하기 위한 열처리의 조건은, 축적 전극을 구 성하는 재료에 따라서 다르다. 예를 들면, 축적 전극으로서 루테늄막을 적용하는 경우, 모서리부를 둥글게 하기 위한 열처리는 산소를 함유하지 않는 분위기중에서, 약 300∼750℃의 온도에 있어서 실행하는 것이 바람직하다.
열처리 조건에 대하여 본원 발명자 등이 예의 검토를 행한 결과, 산소를 함유하는 분위기 중에 있어서 열처리를 실행한 경우에는 축적 전극의 모서리부가 둥그스름해지지 않지만, 산소를 함유하지 않는 분위기 중에서 열처리를 실행한 경우에는 축적 전극의 모서리부가 둥글게 되는 것이 명확해 졌다. 그리고, 막 중의 산소에 대해서 관찰한 결과, 열처리 전의 시료에서는 막 중에는 약간이지만 산소가 함유되어 있었지만, 축적 전극의 모서리부가 둥글게 된 열처리 후의 시료에서는 이 산소는 거의 없어져 있는 것이 명확하게 되었다.
이로 인해, 열처리에 의한 루테늄막의 결정의 재편성 과정은 막중에 함유되는 산소와 큰 관계가 있고, 막 이외에 산소가 방출되는 것에 의해 루테늄의 결정의 재편성이 촉진되어, 결정 입자 직경이 커짐과 동시에 단부에 있어서는 표면 에너지가 적은 구면 형상으로 성형되는 것으로 고려된다.
따라서, 열처리를 실행하는 분위기로서는, 막 중의 산소를 효율적으로 방출하여 막 중에 산소를 수용하지 않는 분위기, 즉 산소를 함유하지 않는 진공 분위기, 수소 분위기, 질소 등의 불활성 가스 분위기 등이 매우 적합하다.
루테늄에 있어서는 약 300℃ 이상의 온도에서 결정의 재구성이 발생한다. 따라서, 축적 전극의 모서리부를 둥글게 하기 위한 열처리 온도는 적어도 300℃ 이상으로 설정할 필요가 있다.
한편, 열처리 온도가 너무 높으면, 루테늄의 결정 입자 직경이 너무 커져 하지막(下地膜)이 노출되거나 축적 전극의 형상이 현저하게 변화하는 등, 축적 전극으로서 이용하기에 충분한 형상을 이루지 않게 된다. 또, DRAM에 관계된 서멀 버지트를 고려할 필요가 있다. 따라서, 열처리 온도의 상한은 이들을 고려하여 적절히 설정하는 것이 바람직하다.
열처리 온도의 상한은 축적 전극의 초기 형상에 따라서도 다르다. 오목형이나 기둥형상의 커패시터에서는 고온 열처리에서도 전극이 거의 변형되지 않기 때문에, 열처리 온도를 고온으로 설정할 수 있다. 한편, 실린더형의 커패시터에서는 전극이 변형되기 쉽기 때문에, 고온의 열처리를 실행하면 인접하는 축적 전극이 서로 접촉하는 등의 문제점이 생기는 경우가 있어, 열처리 온도의 상한은 오목형이나 기둥 형상의 커패시터와 비교하여 저온으로 된다. 노(爐)를 이용한 열처리의 경우, 실린더형 커패시터에서는 500∼600℃의 온도에서 10분∼수시간 정도의 열처리가 실용적이며, 오목형 커패시터에서는 550℃∼700℃의 온도에서 10분∼수시간 정도의 열처리가 실용적이다.
그리고, 열처리 온도의 상한은 열처리 방법에 따라서도 다르다. 예를 들면, 노를 이용하여 열처리를 실행하는 경우, 열처리 시간이 길고, 열처리 온도는 비교적 저온으로 된다. 한편, RTA(Rapid Thermal Annealing)법을 이용하여 열처리를 실행하는 경우, 단시간에 비교적 고온의 열처리가 가능하다.
실제로는, 열처리 온도의 상한은 DRAM에 관계된 서멀 버지트에 의해 결정된다고 고려된다. 커패시터 공정에서는 750℃ 정도의 온도가 상한이며, 축적 전극의 모서리부를 둥글게 하는 열처리에 있어서도, 처리 온도는 높더라도 750℃ 정도 이하로 설정하는 것이 바람직하다고 고려된다.
축적 전극으로서 플라티나막을 적용하는 경우에 대해서도 루테늄막과 마찬가지의 경향이 있다. 플라티나막을 이용하는 경우, 모서리부를 둥글게 하기 위한 열처리는 산소를 포함하지 않는 분위기중에서 약 300∼750℃의 온도에 있어서 실행하는 것이 바람직하다.
또한, 본원 발명자 등은 상세한 검토를 행하고 있지 않지만, 다른 금속재료에 대해서도 마찬가지라고 고려된다.
축적 전극을 덮는 커패시터 유전체막을 형성한 후에 열처리를 실행하면, 축적 전극의 구조 변화가 커패시터 유전체막에 물리적인 응력을 부여하여, 오히려 리크 전류를 증대시킬 우려가 있다. 따라서, 축적 전극의 모서리부를 둥글게 하기 위한 열처리는 축적 전극의 형성 후이고 커패시터 유전체막의 형성 전에 실행하는 것이 바람직하다.
축적 전극의 형성 후이고 커패시터 유전체막의 형성 전이더라도 열처리를 실행하는 과정에는 여러 가지 경우가 고려된다.
우선, 층간 절연막(114)에 형성한 개구부(116)내에 축적 전극(120)을 형성하는 경우를 고려하면, [1] 개구부(116)의 내벽 및 바닥부를 따라 직접 형성하고(도 1의 a), [2] 개구부(116)의 내벽에 형성된 라이너막(118)을 통해서 형성하고(도 2의 a), [3] 개구부의 내벽 및 바닥부를 따라 형성된 라이너막(118)을 통해서 형성하는(도 3의 a) 3종류의 형성 방법이 고려된다. [1]의 방법은, 축적 전극(120)과 층간 절연막(114)의 밀착성이 비교적 좋은 경우, 예를 들면 산소 함유량이 많은 루테늄을 성막하는 경우에 적용할 수 있다. [2]의 방법은 축적 전극(120)과 층간 절연막(114)의 밀착성은 불충분하더라도 축적 전극(120)과 하층 플러그(112)의 밀착성이 충분한 경우에 적용할 수 있다. [3]의 방법은 축적 전극(120)과 층간 절연막(114)의 밀착성 및 축적 전극(120)과 하층 플러그(112)의 밀착성이 불충분한 경우에 적용할 수 있다. 또, 본 명세서에서 말하는 라이너막(118)이라 함은 적어도 축적 전극(120)의 외측면과 층간 절연막(114) 사이에 형성되고, 하층 플러그(112)와 축적 전극(120)의 물리적·전기적 밀착성 및 배리어성 또는 층간 절연막(114)과 축적 전극(120)의 밀착성을 높이고, 실린더형 커패시터에 있어서는 축적 전극(120)을 지지하는 지지재로서 기능하는 막을 의미하는 것으로 한다.
라이너막(118)을 마련하는 경우, 라이너막(118)과 축적 전극(120)의 밀착성이 강하면 라이너막(118) 측에 있어서 축적 전극(120)은 충분한 구조 변화를 일으킬 수 없다. 따라서, 열처리에 앞서서, 축적 전극(120)의 본체 구조에 변화를 주지 않을 정도만큼 상단부의 라이터막(118)을 후퇴시켜 두는 것이 바람직하다(도 2의 b, 도 3의 b). 이렇게 함으로써, 축적 전극(120)의 상단부에 있어서의 구조 변화가 라이너막(118)으로 제한되는 것은 아니다. 이와 같이, 라이너막(118)을 후퇴시킴으로써 축적 전극(120)의 상단부를 더 구면에 가까운 형태로 할 수 있으므로, 전계 집중이나 리크 전류를 저감하는 것을 기대할 수 있다.
또, 라이너막(118)을 마련하지 않는 경우이더라도 층간 절연막(114)과 축적 전극(120) 사이의 밀착성이 강한 경우에는, 라이너막(118)의 경우와 마찬가지로 층간 절연막(114)의 표면을 약간 후퇴시킴으로써 마찬가지의 효과를 얻을 수 있다(도 1의 b).
실린더형 커패시터에 있어서는, 층간 절연막(114) 및 라이너막(118)을 제거하여 축적 전극(120)의 외측면을 노출시킨 후, 열처리를 실행하도록 해도 좋다(도 1의 c, 도 2의 d, 도 3의 d). 단, 축적 전극(120)이 높이가 높은 등 열처리에 따른 축적 전극(120)의 형상 변화가 현저한 경우에는, 축적 전극(120)을 지지하는 지지재로서 라이너막(118)을 이용하는 것이 바람직하다. 이 경우, 축적 전극(120)의 구조 변화에 영향을 주지 않을 정도만큼 라이너막(118)을 후퇴시킨 상태로 열처리를 실행하고(도 2의 c, 도 3의 c), 그 후에 외측면에 잔존하는 라이너막을 제거하도록 하면 좋다(도 2의 d, 도 3의 d).
또, 라이너막(118)을 후퇴시킬 때의 에칭량은 열처리 후에 있어서의 축적 전극(120) 상단부의 곡률 반경을 d로 하고, 2d 이상으로 하는 것이 바람직하다. 라이너막(118)을 후퇴시키는 양을 이와 같이 설정함으로써, 축적 전극(120)의 구조 변화가 라이너막(118)에 의해서 제한되는 것을 적확하게 방지할 수 있다. 또는, 라이너막(118)을 후퇴시킬 때의 에칭량을 축적 전극(120)의 막 두께의 절반과 거의 동일한 양으로 설정함으로써 축적 전극(120)의 선단 부분만을 둥그렇게 할 수 있으므로, 전극재의 줄기 부분의 변형을 억제할 수 있다.
열처리는 반드시 하나의 과정만으로 실행할 필요는 없고, 복수의 과정에 있어서 실행해도 좋다. 예를 들면, 도 3의 c에 나타내는 과정에서 열처리를 실행한 후, 도 3의 d에 나타내는 과정에서 재차 열처리를 실행해도 좋다.
열처리 후의 축적 전극(120)의 형상은, 라이너막(118)의 유무, 라이너막(118)의 후퇴의 유무, 라이너막(118)의 후퇴의 양, 열처리를 실행하는 과정, 열처리 온도, 열처리 전의 축적 전극(120)의 구조 등의 차이에 따라, 여러 가지로 변화한다. 전형적인 조건에서 열처리를 실행한 경우의 축적 전극(120)의 형상은 예를 들면 다음과 같이 된다.
라이너막(118)을 형성하지 않는 경우 또는 라이너막(118)을 형성하지만 라이너막(118)을 후퇴시키지 않는 경우에는, 축적 전극의 형상은 층간 절연막(114)과 축적 전극(120)의 밀착성에 의해서 결정된다. 밀착성이 부족한 경우, 도 4의 a, b에 나타내는 바와 같이, 상단부의 모서리부가 둥글게 되는 구조로 된다. 밀착성이 강한 경우에는, 도 4의 c에 나타내는 바와 같이 층간 절연막(114) 측의 구조 변화가 제한되어, 내측면측의 모서리부만이 둥글게 되는 구조로 된다.
라이너막(118)을 축적 전극(120)의 두께 정도 후튀시킨 상태에서 열처리를 실행한 경우에는, 선단부의 곡률 반경은 열처리 전의 축적 전극(120)의 두께의 약 절반 정도로 되어, 도 4의 a에 나타내는 바와 같이 축적 전극(120)은 상단부의 모서리부가 제거되어 둥글게 되는 구조로 된다. 라이너막(118)을 축적 전극(120)의 막 두께보다 후퇴시킨 상태에서 열처리를 실행한 경우에는, 선단부의 곡률 반경은 열처리 전의 축적 전극(120)의 두께의 약 절반보다 크게 되어, 도 4의 d에 나타내는 바와 같이 모서리부가 제거되어 둥글게 됨과 동시에 상단부의 굵기가 다른 부분보다 굵은, 선단이 굵은 구조로 된다. 또한, 라이너막(118)을 또 제거하여 축적 전극(120)의 외측면을 노출시킨 후에 열처리를 실행한 경우에는, 도 4의 f에 나타내는 바와 같이 축적 전극(120)의 선단 부분만큼 굵어지는 선단이 굵은 구조로 된다. 또한, 열처리 전의 축적 전극(120)의 두께가 위로 갈수록 얇게 되어 있는 경우에는 선단 부분의 하측이 잘록해지는 구조로 된다(도 4의 e).
또한, 개구부의 테이퍼 각도에 따라서는 도 4의 g, h에 나타내는 바와 같이 축적 전극(120)의 선단부가 내측면 측으로 기울어지는 형상으로 된다.
도 5는 커패시터 유전체막의 막 두께에 대한 전극의 곡률 반경의 비의 전계 집중으로의 영향을 이론 계산에 의해서 구한 결과를 나타내는 그래프이다. 도면 중, 점선은 측면만을 전극면으로 하는 원통형 커패시터의 경우를 나타내며, 실선은 구형 커패시터의 경우를 나타내고 있다. 실린더형 커패시터의 경우, 실선과 점선 사이에 끼인 영역에 상당한다.
DRAM과 같은 미세한 구조에 적용되는 고유전체 커패시터에서는, 커패시터 유전체막의 막 두께는 축적 전극의 막 두께의 약 절반 정도이며, 상단부를 대략 구면 형상으로 함으로써 커패시터 유전체막의 막 두께에 대한 전극의 곡률 반경의 비는 약 1정도로 된다. 따라서, 도 5로부터 알 수 있는 바와 같이, 상단부를 모서리부를 둥글게 하여 대략 구면 형상으로 하는 것에 의해, 전계 집중은 평면부와 비교하여 1. 5∼2배 정도로 억제할 수 있다. 또한, 도 4의 d에 나타내는 바와 같이 선단부에 대략 구면 형상을 갖는 선단이 굵은 구조의 경우, 커패시터 유전체막의 막 두께에 대한 전극의 곡률 반경의 비를 더 크게 할 수 있어, 전계 집중을 더욱 억제하는 것이 가능해진다.
도 6은 상기한 전계 집중의 효과를 고려하여, 평면형 커패시터에 있어서의 리크 전류의 실측값으로부터 실린더형 커패시터의 리크 전류를 예측한 것이다. 도시하는 바와 같이, 평면형 커패시터로부터 실린더형 커패시터로 함으로써, 전계 집중의 효과만으로 리크 전류가 증가하고 있는 것을 알 수 있다. 따라서, 실린더형 커패시터에서는 커패시터 유전체막의 막 두께에 대한 전극의 곡률 반경의 비를 어떻게 하여 크게 하는 것이 중요한지를 알 수 있다.
상술한 바와 같이, 도 4의 d에 나타내는 바와 같이 선단부에 대략 구면 형상을 갖는 선단이 굵은 구조는, 축적 전극(120)의 두께보다 큰 직경의 대략 구면 형상이 선단부에 형성되기 때문에, 전계 집중을 억제하는 효과가 매우 높다. 그 반면, 도 7의 a에 나타내는 바와 같이, 개구부(116)의 내경을 좁히고, 커패시터 유전체막이나 플레이트 전극의 형성이 곤란해질 우려가 있다. 이러한 경우, 도 7의 b에 나타내는 바와 같이, 층간 절연막(114)에 형성하는 개구부(116)를 순테이퍼 형상으로 함으로써, 축적 전극(120)의 선단이 굵어지는 것에 의한 내경의 축소를 방지할 수 있다.
또, 본원 발명자 등은 축적 전극을 형성한 후에 열처리를 실행하면, 축적 전극(120)이 내측면측으로 경사지는 것을 확인하고 있다. 따라서, 축적 전극(120)의 형성시에는 개구부(116)를 순테이퍼 형상으로 해 두는 것이 바람직하다고 고려된다. 개구부(116)를 순테이퍼 형상으로 해 둠으로써, 열처리 후의 축적 전극(120)의 측벽부를 수직에 가까운 상태로 성형할 수 있다.
테이퍼 각도는 너무 크면 축적 전극(120)의 높이를 충분히 높게 할 수 없기 때문에 한 번 정도가 바람직하며, 크더라도 네 번 정도 이하로 설정하는 것이 바람직하다.
즉, 상기 목적은, 반도체 기판 상에 형성되고, 축적 전극과, 상기 축적 전극상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 플레이트 전극으로 이루어지는 커패시터를 갖는 반도체 장치로서, 상기 축적 전극은 상단부가 둥글게 되어 있고, 상기 상단부의 두께가 다른 영역의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치에 의해서 달성된다.
또한, 상기 목적은, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막에 개구부를 형성하는 공정과, 상기 반도체 기판에 전기적으로 접속되고, 상기 개구부내에 형성된 축적 전극을 형성하는 공정과, 상기 축적 전극 상단부를 둥글게 하기 위한 열처리를 실행하는 공정과, 상기 축적 전극 상에 커패시터 유전체막을 형성하는 공정과, 상기 커패시터 유전체막 상에 플레이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다.
[실시예]
[실시예 1]
본 발명의 실시예 1에 따른 반도체 장치 및 그 제조 방법에 대해서 도 8 내지 도 18을 이용하여 설명한다.
도 8은 본 실시예에 따른 반도체 장치의 구조를 나타내는 평면도, 도 9는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략 단면도, 도 10 내지 도 18은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 8 및 도 9를 이용하여 설명한다. 또, 도 9는 도 8의 B-B' 선단면에 따른 개략 단면도이다.
실리콘 기판(10) 상에는 소자 영역을 확정하는 소자 분리막(12)이 형성되어 있다. 소자 영역상에는 게이트 전극(20)과 소스/드레인 확산층(24, 26)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 게이트 전극(20)은 도 8에 나타내는 바와 같이 워드선을 겸하는 도전막으로서도 기능한다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(10) 상에는 소스/드레인 확산층(24)에 접속된 플러그(36) 및 소스/드레인 확산층(26)에 접속된 플러그(38)가 매립된 층간 절연막(30)이 형성되어 있다.
층간 절연막(30) 상에는 층간 절연막(40)이 형성되어 있다. 층간 절연막(40) 상에는 플러그(36)를 거쳐서 소스/드레인 확산층(24)에 접속된 비트선(48)이 형성되어 있다. 비트선(48)은 도 8에 나타내는 바와 같이 워드선(게이트 전극(20))과 교차하는 방향으로 연장하여 복수개 형성되어 있다. 비트선(48)이 형성된 층간 절연막(40) 상에는 층간 절연막(58)이 형성되어 있다. 층간 절연막(58)에는 플러그(38)에 접속된 플러그(62) 매립되어 있다.
층간 절연막(58) 상에는 에칭 스토퍼막(64), 층간 절연막(66) 및 에칭 스토퍼막(68)이 형성되어 있다. 에칭 스토퍼막(68) 상에는 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)을 관통하여 플러그(62)에 접속되고, 에칭 스토퍼막(68) 상에 돌출해서 형성된 실린더 형상의 축적 전극(76)이 형성되어 있다. 축적 전극(76) 의 상단부는 모서리부가 둥글게 된 대략 구면 형상으로 되어 있다. 축적 전극(76) 상에는 커패시터 유전체막(78)을 거쳐서 플레이트 전극(88)이 형성되어 있다.
플레이트 전극(88) 상에는 층간 절연막(90)이 형성되어 있다. 층간 절연막(90) 상에는 플러그(96)를 거쳐서 플레이트 전극(88)에 접속되거나 또는 플러그(98)를 거쳐서 비트선(48)에 접속된 배선층(100)이 형성되어 있다. 배선층(100)이 형성된 층간 절연막(90) 상에는 층간 절연막(102)이 형성되어 있다.
이렇게 해서, 1트랜지스터, 1커패시터로 이루어지는 메모리 셀을 갖는 DRAM이 구성되어 있다.
이와 같이, 본 실시예에 의한 반도체 장치는, 실린더형 커패시터에 있어서 축적 전극(76)이 상단부의 모서리부가 둥글게 된 대략 구면 형상을 갖는 구조로 되어 있는 것에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성하는 것에 의해, 축적 전극(76)의 상단부에 있어서의 전계 집중을 완화시켜, 리크 전류의 증가나 커패시터 유전체막의 절연 파괴를 방지할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대해서 도 10 내지 도 18을 이용하여 설명한다. 또, 도 10 및 도 11은 도 8의 A-A'선 단면에 있어서의 공정 단면도를 나타내며, 도 12 내지 도 18은 도 8의 B-B'선 단면에 있어서의 공정 단면도를 나타내고 있다.
우선, 실리콘 기판(10)의 주표면상에, 예를 들면, STI(Shallow Trench Isolation)법에 의해 소자 분리막(12)을 형성한다(도 10의 a). 예를 들면, 우선, 실리콘 기판(10)상에 막 두께 100㎚의 실리콘 질화막(도시하지 않음)을 형성한다. 다음에, 이 실리콘 질화막을 소자 영역으로 되는 영역에 잔존하도록 패터닝한다. 다음에, 패터닝한 실리콘 질화막을 하드(웨어) 마스크로 하여 실리콘 기판(10)을 에칭하고, 실리콘 기판(10)에 예를 들면 깊이 200㎚의 소자 분리홈을 형성한다. 다음에, 예를 들면 CVD법에 의해 실리콘 산화막을 전면에 퇴적시킨 후, 실리콘 질화막이 노출될 때까지 이 실리콘 산화막을 CMP(화학적 기계적 연마: Chemical Mechanical Polishing)법에 의해 연마하고, 소자 분리 홈내에 선택적으로 실리콘 산화막을 잔존시킨다. 이 후, 실리콘 질화막을 제거하고, 실리콘 기판(10)의 소자 분리홈에 매립된 실리콘 산화막으로 이루어지는 소자 분리막(12)을 형성한다.
다음에, 메모리 셀 영역의 실리콘 기판(10) 중에 P웰(도시하지 않음)을 형성하고, 임계값 전압 제어를 위한 이온 주입을 실행한다.
다음에, 소자 분리막(12)에 의해 확정된 복수의 소자 영역 상에, 예를 들면 열산화법에 의해, 예를 들면 막 두께 5㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 형성한다. 또, 게이트 절연막(14)으로서는 실리콘 질화 산화막 등의 다른 절연막을 적용해도 좋다.
다음에, 게이트 절연막(14) 상에, 예를 들면 폴리 실리콘막(16)과 텅스텐막(18)의 적층막으로 이루어지는 폴리 메탈 구조의 게이트 전극(20)을 형성한다(도 10의 b). 예를 들면, 막 두께 70㎚의 폴리 실리콘막(16)과, 막 두께 5㎚의 텅스텐 나이트라이드(WN)막(도시하지 않음)과, 막 두께 40㎚의 텅스텐막(18)과, 막 두께 200㎚의 실리콘 질화막(22)을 순차 퇴적시킨 후, 리소그래피 기술 및 에칭 기술에 의해 이들 막을 동일한 형상으로 패터닝하고, 상면이 실리콘 질화막(22)으로 덮여지고, 텅스텐 나이트라이드막을 거쳐서 폴리 실리콘막(16) 및 텅스텐막(18)이 적층되어 이루어지는 폴리 메탈 구조의 게이트 전극(20)을 형성한다. 또, 게이트 전극(20)은 폴리 메탈 구조에 한정되는 것은 아니고, 폴리 게이트 구조, 폴리 사이드 구조 또는 금속 게이트 등을 적용해도 좋다.
다음에, 게이트 전극(20)을 마스크로 하여 이온 주입을 실행하고, 게이트 전극(20)의 양측의 실리콘 기판(10) 중에 소스/드레인 확산층(24, 26)을 형성한다.
이렇게 해서, 실리콘 기판(10) 상에 게이트 전극(20), 소스/드레인 확산층(24, 26)을 갖는 메모리 셀 트랜지스터를 형성한다.
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 35㎚의 실리콘 질화막을 퇴적시킨 후에 에치백하고, 게이트 전극(20) 및 실리콘 질화막(22)의 측벽에 실리콘 질화막으로 이루어지는 사이드 월 절연막(28)을 형성한다(도 10의 c, 도 12의 a).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 BPSG막을 퇴적시킨 후, 리플로우법 및 CMP법 등에 의해 실리콘 질화막(18)이 노출될 때까지 그 표면을 연마하고, 표면이 평탄화된 BPSG막으로 이루어지는 층간 절연막(30)을 형성한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(30)에 소스/드레인 확산층(24)에 이르는 스루홀(32)과, 소스/드레인 확산층(26)에 이르는 콘택트홀(34)을, 게이트 전극(20) 및 사이드 월 절연막(28)에 대해서 자기 정합적으로 형성한다(도 10의 d, 도 12의 b).
다음에, 층간 절연막(30)에 개구된 콘택트홀(32, 34) 내에 플러그(36, 38)를 각자 매립한다(도 11의 a, 도 12의 c). 예를 들면, CVD법에 의해 비소를 도핑한 다결정 실리콘 막을 퇴적시킨 후, CMP법에 의해 실리콘 질화막(22)이 노출될 때까지 연마하고, 콘택트홀(32, 34) 내에만 다결정 실리콘막으로 이루어지는 플러그(36, 38)를 선택적으로 잔존시킨다.
다음에, 전면에, 예를 들면 CVD 법에 의해 예를 들면 막 두께 200㎚의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어지는 층간 절연막(40)을 형성한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해, 플러그(36)에 이르는 콘택트홀(42)을 층간 절연막(40)에 형성한다(도 11의 b, 도 12의 d).
다음에, 층간 절연막(40) 상에 콘택트홀(42)을 거쳐서 플러그(36)에 접속된 비트선(48)을 형성한다(도 11의 c, 도 13의 a). 예를 들면, 우선, 스퍼터법에 의해 막 두께 45㎚의 질화 티탄(TiN)/티탄(Ti)의 적층 구조로 이루어지는 밀착층(50)과, 막 두께 250㎚의 텅스텐(W)막(51)을 순차 퇴적시킨다. 다음에, CMP법에 의해 텅스텐막(51)을 연마하고, 콘택트홀(42) 내에 텅스텐막(51)으로 이루어지는 플러그를 매립한다. 다음에, 스퍼터법에 의해 막 두께 30㎚의 텅스텐막(52)을 퇴적시킨다. 다음에, CVD법에 의해 텅스텐막(52) 상에 막 두께 200㎚의 실리콘 질화막(54)을 퇴적시킨다. 다음에, 리소그래피 기술 및 에칭 기술에 의해 실리콘 질화막(54), 텅스텐막(52) 및 밀착층(50)을 패터닝하고, 상면이 실리콘 질화막(54)으로 덮여지고, 밀착층(50) 및 텅스텐막(52)으로 이루어지고, 플러그(36)를 거쳐서 소스/드레인 확산층(24)에 접속된 비트선(48)을 형성한다.
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 20㎚의 실리콘 질화막을 퇴적시킨 후에 에치백하고, 비트선(48) 및 실리콘 질화막(54)의 측벽에 실리콘 질화막으로 이루어지는 사이드 월 절연막(56)을 형성한다(도 13의 b).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 400㎚의 실리콘 산화막을 퇴적시키고, CMP법에 의해 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(58)을 형성한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해 층간 절연막(58, 40)에 플러그(38)에 이르는 콘택트홀(60)을 형성한다(도 13의 c). 이 때, 실리콘 질화막에 대해서 높은 선택비를 갖는 에칭 조건으로 실리콘 산화막을 에칭하는 것에 의해, 비트선(48) 상을 덮는 실리콘 질화막(54) 및 비트선(48)의 측벽에 형성된 사이드 월 절연막(56)에 자기 정합으로 콘택트홀(60)을 개구할 수 있다.
다음에, 전면에, 예를 들면 스퍼터법에 의해 막 두께 25㎚의 질화 티탄/티탄의 적층 구조 이루어지는 밀착층과 막 두께 250㎚의 텅스텐막을 퇴적시킨 후, 층간 절연막(58)의 표면이 노출될 때까지 CMP법에 의해 연마하고, 콘택트홀(60) 내에 매립된 플러그(62)를 형성한다(도 14의 a).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 40㎚ 정도의 실리콘 질화막을 퇴적시키고, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(64)을 형성한다.
다음에, 에칭 스토퍼막(64) 상에, 예를 들면 CVD법에 의해 예를 들면 막 두께 100㎚의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어지는 층간 절연막(66)을 형성한다.
다음에, 층간 절연막(66) 상에, 예를 들면 CVD법에 의해 예를 들면 막 두께 40㎚ 정도의 실리콘 질화막을 퇴적시키고, 실리콘 질화막으로 이루어지는 에칭 스 토퍼막(68)을 형성한다.
다음에, 에칭 스토퍼막(68) 상에, 예를 들면 CVD법에 의해 예를 들면 막 두께 600㎚의 실리콘 산화막을 퇴적시키고, 실리콘 산화막으로 이루어지는 층간 절연막(70)을 형성한다(도 14의 b).
다음에, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(70), 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)을 패터닝하고, 축적 전극의 형성 예정 영역에 이들 막을 관통하여 플러그(62)에 이르는 개구부(72)를 형성한다(도 15의 a). 이 때, 개구부(72)의 측면이 예를 들면 세 번 정도의 테이퍼 각도를 갖는 형상으로 되도록 이들 막을 패터닝한다.
다음에, 전면에 예를 들면 CVD법에 의해 막 두께 10㎚의 질화 티탄막을 퇴적시킨다.
다음에, 질화 티탄막 상에 막 두께 40㎚의 루테늄(Ru)막을 퇴적시킨다. 예를 들면, 스퍼터법에 의해 막 두께 약 10㎚의 시트층을 형성한 후, CVD법에 의해 막 두께 약 30㎚의 루테늄막을 퇴적시키고, 총 막 두께 40㎚의 루테늄막을 형성한다. CVD에 의한 성막에서는, 예를 들면, 성막 온도를 300℃, 압력을 0.05Torr, 루테늄원으로서의 Ru(EtCp)2의 유량을 0.06cc, O2 가스 유량을 160sccm으로 하여 루테늄막을 성막한다.
다음에, 포토레지스트막(도시하지 않음)을 도포하고, 질화 티탄막 및 루테늄막이 형성된 개구부(72)내를 매립한다.
다음에, 예를 들면 CMP법 및 반응성 이온 에칭법에 의해, 층간 절연막(70)의 표면이 노출될 때까지 포토레지스트막, 루테늄막 및 질화 티탄막을 연마함과 동시에, 개구부(72) 내의 포토레지스트막을 제거하고, 개구부(72)의 내벽을 따라 형성되며, 질화 티탄막으로 이루어지는 라이너막(74)과, 루테늄막으로 이루어지는 축적 전극(76)을 형성한다(도 15의 b).
또, 축적 전극(76)을 구성하기 위한 도전막은, 후에 형성하는 커패시터 유전체막(78)과의 적합성(affinity)에 따라 적절히 선택한다. 예를 들면, 커패시터 유전체막(78)으로서 Ta2O5와 같은 유전체막을 이용하는 경우에는, 축적 전극(76)으로서 루테늄, 산화 루테늄(RuOx), 텅스텐, 질화 텅스텐, 폴리 실리콘, 질화 티탄 등을 이용할 수 있다. 또한, 커패시터 유전체(78)로서 BST(BaSrTiOx)나 ST(SrTiOx)와 같은 유전체막을 이용하는 경우에는 축적 전극(76)으로서는 플라티나(Pt), Ru, RuOx, W, SRO(SrRuO3) 등을 이용할 수 있다. 또, 커패시터 유전체막(74)으로서 PZT와 같은 유전체막을 이용하는 경우에는, 축적 전극(62)으로서 Pt 등을 이용할 수 있다. 그 밖에, 산화 티탄(TiOx), 알루미나(Al2O3), SBT(SrBiTiOx) 등의 유전체막을 이용하는 경우에도 이들 유전체막과의 적합성에 따라 적절히 선택하면 좋다.
또한, 본 실시예에 있어서, 라이너막(74)은 플러그(62)와 축적 전극(76)의 밀착성을 높이기 위한 막으로서, 플러그(62)와 축적 전극(76)의 밀착성이 충분한 경우에는 반드시 형성할 필요는 없다. 또한, 도 2에 나타내는 바와 같이 개구부(72)의 측벽 부분에만 형성해도 좋고, 이 경우에는 예를 들면 실리콘 질화막 이나 산화 탄탈 등의 절연막을 이용할 수도 있다. 라이너막(74)의 유무 및 그것을 구성하기 위한 재료는 층간 절연막, 플러그(62), 축적 전극(76)에 대한 밀착성을 고려한 후에 적절히 선택하는 것이 바람직하다.
다음에, 예를 들면 플루오르화수소산 수용액을 이용한 웨트 에칭 등의 등방성 에칭에 의해, 에칭 스토퍼막(68)을 스토퍼로 하여 층간 절연막(70)을 선택적으로 에칭한다(도 16의 a).
다음에, 라이너막(74)을 예를 들면 황산과 과산화 수소를 함유하는 수용액에 의해, 축적 전극(76), 에칭 스토퍼막(68), 층간 절연막(66)에 대해서 선택적으로 에칭한다(도 16의 b). 이 에칭은 라이너막(74)과 후에 형성하는 커패시터 유전체막(78)과의 적합성이 나쁜 경우를 고려한 것이고, 라이너막(74)과 축적 전극(76)의 적합성이 좋은 경우에는 반드시 라이너막(74)을 제거할 필요는 없다. 라이너막(74)의 에칭은 적어도 에칭 스토퍼막(68)과 축적 전극(76) 사이에 틈(간극)이 형성될 때까지 실행하는 것이 바람직하다. 또, 커패시터 유전체막과의 적합성에 근거하여 밀착층을 제거하는 기술에 대해서는, 예를 들면, 동일 출원인에 의한 특원평 10-315370호의 명세서에 상세하게 기술되어 있다.
다음에, 축적 전극(76)의 상단부의 모서리부를 둥글게 하기 위한 열처리를 실행하여, 축적 전극(76)의 상단부를 대략 구면 형상으로 성형한다. 예를 들면, 압력 1Torr의 수소와 질소를 포함하는 분위기 중에서, 540℃의 열처리를 실행함으로써, 축적 전극(76)을 구성하는 루테늄의 결정을 재구성하고, 축적 전극(76)의 상단부의 모서리부를 둥글게 한다.
이 열처리에 의해, 축적 전극(76)의 상단부의 모서리부가 대략 구면 형상으로 성형됨과 동시에, 축적 전극(76)의 전체적인 형상도 개구부(72)의 테이퍼 각도를 반영한 테이퍼 형상에서 대략 수직의 형상으로 변화한다(도 17의 a).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 10∼30㎚의 Ta2O5막 또는 BST막을 퇴적시키고, Ta2O5 또는 BST으로 이루어지는 커패시터 유전체(78)를 형성한다.
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 30∼50㎚의 루테늄막을 퇴적시키고, 루테늄막으로 이루어지는 플레이트 전극(88)을 형성한다. 예를 들면, 스퍼터법에 의해 막 두께 약 10㎚의 시트층을 형성한 후, CVD법에 의해 루테늄막을 퇴적시키고, 소정의 막 두께의 루테늄막을 형성한다. CVD에 의한 성막에서는, 예를 들면, 성막 온도를 300℃, 압력을 0.05Torr, 루테늄원으로서의 Ru(EtCp)2의 유량을 0.06cc, O2 가스 유량을 160sccm로 하여 루테늄막을 성막한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해, 플레이트 전극(88) 및 커패시터 유전체막(78)을 패터닝하고, 주변 회로 영역의 플레이트 전극(88) 및 커패시터 유전체막(78)을 제거한다(도 17의 b).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 1000㎚의 실리콘 산화막을 퇴적시키고, CMP법에 의해 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(90)을 형성한다.
다음에, 층간 절연막(90) 상에, 콘택트홀(92) 내에 매립된 플러그(96)를 거 쳐서 플레이트 전극(88)에 접속되거나 또는 콘택트홀(94) 내에 매립된 플러그(98)를 거쳐서 비트선(48)에 접속된 배선층(100)을 형성한다(도 18).
이렇게 해서, 1트랜지스터, 1커패시터로 이루어지는 메모리 셀을 갖는 DRAM를 제조할 수 있다.
이와 같이, 본 실시예에 의하면, 실린더형 커패시터에 있어서, 축적 전극을 모서리부가 둥글게 된 대략 구면 형상으로 성형하므로, 축적 전극의 상단부에 있어서의 전계 집중을 완화시켜, 리크 전류의 증가나 커패시터 유전체막의 절연 파괴를 방지할 수 있다.
[실시예 2]
본 발명의 실시예 2에 따른 반도체 장치 및 그 제조 방법에 대해서 도 19 내지 도 22를 이용하여 설명한다. 도 8 내지 도 18에 나타내는 실시예 1에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 또는 간략하게 한다.
도 19는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략 단면도, 도 20 내지 도 22는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대해서 도 17을 이용하여 설명한다. 또, 본 실시예에 따른 반도체 장치의 구조는 평면적으로는 도 8에 나타내는 실시예 1에 따른 반도체 장치와 동일하며, 도 19는 도 8의 B-B'선 단면에 따른 개략 단면도이다.
실리콘 기판(10) 상에는 소자 영역을 확정하는 소자 분리막(12)이 형성되어 있다. 소자 영역 상에는 게이트 전극(20)과 소스/드레인 확산층(24, 26)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 게이트 전극(20)은 도 8에 나타내는 바와 같이 워드선을 겸하는 도전막으로서도 기능한다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(10)상에는 소스/드레인 확산층(24)에 접속된 플러그(36) 및 소스/드레인 확산층(26)에 접속된 플러그(38)가 매립된 층간 절연막(30)이 형성되어 있다.
층간 절연막(30) 상에는 층간 절연막(40)이 형성되어 있다. 층간 절연막(40) 상에는 플러그(36)를 거쳐서 소스/드레인 확산층(24)에 접속된 비트선(48)이 형성되어 있다. 비트선(48)은 도 8에 나타내는 바와 같이 워드선(게이트 전극(20))과 교차하는 방향으로 연장하여 복수개 형성되어 있다. 비트선(48)이 형성된 층간 절연막(40) 상에는 층간 절연막(58)이 형성되어 있다. 층간 절연막(58)에는 플러그(38)에 접속된 플러그(62)가 매립되어 있다.
층간 절연막(58) 상에는 에칭 스토퍼막(64), 층간 절연막(66) 및 에칭 스토퍼막(68), 층간 절연막(70)이 형성되어 있다. 층간 절연막(70)에는 층간 절연막(70), 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)을 관통하여 플러그(62)에 이르는 개구부(72)가 형성되어 있다. 개구부(72) 내에는 그 내벽 및 바닥부를 따라 라이너막(74) 및 축적 전극이 형성되어 있다. 축적 전극(760의 상단부의 형상은 대략 구면 형상으로 되어 있다. 축적 전극(76) 상에는 커패시터 유전체막(78)을 거쳐서 플레이트 전극(88)이 형성되어 있다.
플레이트 전극(88) 상에는 층간 절연막(90)이 형성되어 있다. 층간 절연막(90) 상에는 플러그(96)를 거쳐서 플레이트 전극(88)에 접속되거나 또는 플러그(98)를 거쳐서 비트선(48)에 접속된 배선층(100)이 형성되어 있다. 배선층(100)이 형성된 층간 절연막(90) 상에는 층간 절연막(102)이 형성되어 있다.
이렇게 해서, 1트랜지스터, 1커패시터로 이루어지는 메모리 셀을 갖는 DRAM이 구성되어 있다.
이와 같이, 본 실시예에 따른 반도체 장치는 오목형 커패시터에 있어서, 축적 전극(76)이 상단부의 모서리부가 둥글게 된 대략 구면 형상을 갖는 선단이 굵은 구조로 되어 있는 점에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성함으로써 축적 전극(76)의 상단부에 있어서의 전계 집중을 완화시켜, 리크 전류의 증가나 커패시터 유전체막의 절연 파괴를 방지할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대해서 도 20 내지 도 22를 이용하여 설명한다. 또, 도 20 내지 도 22는 도 8의 B-B'선 단면에 있어서의 공정 단면도를 나타내고 있다.
우선, 예를 들면 도 10의 a 내지 도 11의 c 및 도 12의 a 내지 도 15의 b에 나타내는 실시예 1에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 층간 절연막(70), 에칭 스토퍼막(68), 층간 절연막(66), 에칭 스토퍼막(64)을 관통하여 플러그(62)에 이르는 개구부(72) 내에 그 내벽 및 바닥부를 따라 형성된 라이너막(74) 및 축적 전극(76)을 형성한다(도 20의 a).
다음에, 라이너막(74)을, 예를 들면 황산과 과산화 수소를 함유한 수용액에 의해, 축적 전극(76), 에칭 스토퍼막(68), 층간 절연막(66)에 대해서 선택적으로 에칭하고, 층간 절연막(70)의 표면으로부터 약 40㎚ 후퇴시킨다(도 20의 b).
다음에, 축적 전극(76)의 상단부의 모서리부를 둥글게 하기 위한 열처리를 실행하여, 축적 전극(76)의 상단부를 대략 구면 형상의 선단이 굵은 구조로 성형한다(도 21의 a). 예를 들면, 압력 1Torr의 수소와 질소를 함유하는 분위기 중에서 540℃의 열처리를 실행함으로써, 축적 전극(76)을 구성하는 루테늄의 결정을 재구성하고, 축적 전극(76)의 상단부의 모서리부를 둥글게 한다.
도 23은 열처리 전후에 있어서의 축적 전극(76)의 형상을 나타내는 단면 SEM 사진이다. 도시하는 바와 같이, 형성 직후에는 디싱에 의해 내측면측이 움푹패이고, 외측면측에 예각의 모서리부가 존재하고 있지만(도 23의 a), 열처리 후에는 이 모서리부가 둥그스름해져 대략 구면형상의 선단이 굵은 구조로 성형되어 있다(도 23의 b). 또한, 열처리 후에는 바닥면과 측면과의 경계부의 형상도 둥그스름해져 있다.
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 10∼30㎚의 Ta2O5막 또는 BST막을 퇴적시키고, Ta2O5 또는 BST로 이루어지는 커패시터 유전체막(78)을 형성한다.
다음에, 전면에, 예를 들면 CVD 법에 의해 예를 들면 막 두께 30∼50㎚의 루테늄막을 퇴적시키고, 루테늄막으로 이루어지는 플레이트 전극(88)을 형성한다. 예를 들면, 스퍼터법에 의해 막 두께 약 10㎚의 시트층을 형성한 후, CVD법에 의해 루테늄막을 퇴적시키고, 소정의 막 두께의 루테늄막을 형성한다. CVD에 의한 성막 에서는, 예를 들면, 성막 온도를 300℃, 압력을 0.05Torr, 루테늄원으로서의 Ru(EtCp)2의 유량을 0.06cc, O2 가스 유량을 160sccm로 하여 루테늄막을 성막한다.
다음에, 리소그래피 기술 및 에칭 기술에 의해, 플레이트 전극(88) 및 커패시터 유전체막(78)을 패터닝하고, 주변 회로 영역의 플레이트 전극(88) 및 커패시터 유전체막(78)을 제거한다(도 21의 b).
다음에, 전면에, 예를 들면 CVD법에 의해 예를 들면 막 두께 1000㎚의 실리콘 산화막을 퇴적시키고, CMP법에 의해 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(90)을 형성한다.
다음에, 층간 절연막(90) 상에 콘택트홀(92) 내에 매립된 플러그(96)를 거쳐서 플레이트 전극(88)에 접속되거나 또는 콘택트홀(94) 내에 매립된 플러그(98)를 거쳐서 비트선(48)에 접속된 배선층(100)을 형성한다(도 22).
이렇게 해서, 1트랜지스터, 1커패시터로 이루어지는 메모리 셀을 갖는 DRAM을 제조할 수 있다.
도 24는 축적 전극을 둥글게 하는 열처리를 실행한 시료와 실행하지 않은 시료에 있어서의 커패시터의 리크 전류 특성을 나타내는 그래프이다. 도시하는 바와 같이, 열처리를 실행함으로써 리크 전류가 저감되고 있고, 이 열처리에 의해서 전극 상단부에 있어서의 전계 집중이 완화되는 것을 확인할 수 있었다.
이와 같이, 본 실시예에 의하면, 오목형 커패시터에 있어서, 축적 전극을 모서리부가 둥글게 된 대략 구면 형상을 갖는 선단이 굵은 구조로 성형하므로, 축적 전극의 상단부에 있어서의 전계 집중을 완화시켜, 리크 전류의 증가나 커패시터 유전체막의 절연 파괴를 방지할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 여러 가지의 변형이 가능하다.
예를 들면, 상기 실시예 1에서는 라이너막(74)을 제거하여 축적 전극(76)의 외측면을 노출시킨 후에 열처리를 실행하고 있지만, 도 2의 b 또는 도 2의 c에 나타내는 바와 같이 라이너막의 상단부를 후퇴시킨 상태로 열처리를 실행하도록 해도 좋다. 또한, 열처리는 1회에 한정되는 것은 아니고, 이들 과정에 있어서 여러회의 열처리를 행해도 좋다.
또한, 상기 실시예 2에서는 축적 전극의 두께의 절반 이상의 라이너막을 후퇴시킨 후에 열처리를 실행하여, 선단이 굵은 구조의 축적 전극으로 성형하고 있지만, 라이너막을 후퇴시키지 않고 축적 전극의 내측면측의 모서리부만 둥글게 해도 좋다. 또한, 축적 전극의 두께의 절반 정도의 라이너막을 후퇴시킨 후에 열처리를 실행하여, 축적 전극의 두께의 절반 정도의 곡률 반경을 갖도록 둥글게 해도 좋다.
열처리의 과정 및 열처리 후의 축적 전극의 형상은, 예를 들면 도 1 내지 도 4에 나타내는 바와 같이 적절히 선택할 수 있다.
또한, 상기 실시예 1에서는 실린더형 커패시터를 갖는 반도체 장치에 본 발명을 적용한 일례를, 상기 실시예 2에서는 오목형 커패시터를 갖는 반도체 장치에 본 발명을 적용한 일례를 나타냈지만, 본 발명은 실린더형 커패시터나 오목형 커패시터에 한정되는 것은 아니다.
예를 들면, 기둥 형상의 축적 전극(76)을 이용한 필러형 커패시터를 갖는 반도체 장치에 있어서, 축적 전극(76)의 상단부의 모서리부를 둥글게 하도록 해도 좋고(도 25), 후막 스택형 커패시터를 갖는 반도체 장치에 있어서 축적 전극의 상단부의 모서리부를 둥글게 하도록 해도 좋다.
필러형 커패시터의 경우, 예를 들면 실시예 1에 따른 반도체 장치의 제조 방법에 있어서의 도 15의 b에 나타내는 공정에 있어서, 개구부(72)를 매립하도록 축적 전극(76)을 형성하고, 그 후, 모서리부를 둥글게 하는 열처리를 실행하도록 하면 좋다. 또한, 후막 스택형 커패시터의 경우, 축적 전극으로 되는 루테늄막을 패터닝한 후, 모서리부를 둥글게 하는 열처리를 실행하도록 하면 좋다.
또한, 상기 실시예에서는 축적 전극으로서 루테늄막을 적용한 예를 나타냈지만, 본 발명은 루테늄막에 한정되는 것은 아니다. 예를 들면, 루테늄과 동일한 귀금속 재료인 플라티나를 축적 전극에 적용한 경우에도 상기 실시예에 기재한 것과 마찬가지의 효과를 얻을 수 있다.
또한, 상기 실시예에서는 DRAM에 본 발명을 적용한 경우에 대해서 설명했지만, 원통 형상의 축적 전극을 이용한 커패시터를 갖는 반도체 장치에 널리 적용 할 수 있다. 예를 들면, 강유전체 커패시터의 분극 반전 특성을 이용한 기억장치로서 강유전체 메모리가 알려져 있지만, 본 발명을 강유전체 메모리에 적용함으로써 강유전체 메모리에 있어서도 본 명세서에 기재한 것과 마찬가지의 효과를 얻을 수 있다.
이상과 같이, 본 발명에 의하면, 기둥 형상 또는 원통 형상의 축적 전극을 이용한 커패시터를 갖는 반도체 장치에 있어서, 축적 전극의 상단부를 모서리부가 둥글게 된 대략 구면 형상으로 성형하므로, 축적 전극의 상단부에 있어서의 전계 집중을 완화시켜, 리크 전류의 증가나 커패시터 유전체막의 절연 파괴를 방지할 수 있다.

Claims (10)

  1. 반도체 기판 상에 형성되어, 축적 전극과, 상기 축적 전극 상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 플레이트 전극으로 이루어지는 커패시터를 갖는 반도체 장치로서,
    상기 축적 전극은 상단부가 둥글게 되어 있고, 상기 상단부의 두께가 다른 영역의 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 축적 전극은 상기 상단부로 향할수록 두께가 두껍게 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 축적 전극은 측면부가 테이퍼 각도를 갖고, 상기 상단부로 향할수록 외주가 넓어져 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 축적 전극은 원통형상을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 축적 전극은 내측면과 저면 사이의 경계 부분이 둥글게 되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막에 개구부를 형성하는 공정과,
    상기 반도체 기판에 전기적으로 접속되어, 상기 개구부 내에 형성된 축적 전극을 형성하는 공정과,
    상기 축적 전극의 상단부를 둥글게 하기 위한 열처리를 실행하는 공정과,
    상기 축적 전극 상에 커패시터 유전체막을 형성하는 공정과,
    상기 커패시터 유전체막 상에 플레이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 축적 전극을 형성하는 공정 후에 상기 절연막을 제거하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 축적 전극을 형성하는 공정에서는, 상기 개구부가 적어도 상기 측면을 따라 형성된 라이너막을 통해서 상기 축적 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 열처리를 실행하는 공정 전에, 상기 절연막의 표면측으로부터 소정의 양만큼 상기 라이너막을 에칭하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 축적 전극을 형성하는 공정에서는 상기 개구부의 측면 및 바닥부를 따라 형성된 원통형상의 상기 축적 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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