JP2003078030A - 半導体装置および容量素子およびそれらの製造方法 - Google Patents
半導体装置および容量素子およびそれらの製造方法Info
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Abstract
(57)【要約】
【課題】 従来、コーンケーブ型キャパシタ構造に代表
される凹部電極を形成する場合に、下部白金電極の端面
に微視的に見て尖った部分が発生していたため、仕事関
数の大きい白金を電極材料に採用してもリーク電流の低
減効果が十分得られなかった。 【解決手段】 下部白金電極（Ｐｔ膜７）の端面に発生
する微視的に見て尖った部分をアニール処理でまるくな
だらかにすることにより、リーク電流を低減することの
できる高性能なキャパシタを形成できる。
される凹部電極を形成する場合に、下部白金電極の端面
に微視的に見て尖った部分が発生していたため、仕事関
数の大きい白金を電極材料に採用してもリーク電流の低
減効果が十分得られなかった。 【解決手段】 下部白金電極（Ｐｔ膜７）の端面に発生
する微視的に見て尖った部分をアニール処理でまるくな
だらかにすることにより、リーク電流を低減することの
できる高性能なキャパシタを形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
容量素子およびそれらの製造方法に関するものである。
容量素子およびそれらの製造方法に関するものである。
【０００２】
【従来の技術】半導体メモリでは、デザインの微細化に
よりメモリセル部の縮小が進んでいる。半導体メモリの
中の一つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、パ
スゲートトランジスタと容量を蓄積しておくためのキャ
パシタから構成されている。ＤＲＡＭではメモリセルが
縮小してキャパシタの投影面積が小さくなっても、消費
電力の低減やソフトエラーの防止のため、キャパシタの
蓄積容量を減少させることはできない。
よりメモリセル部の縮小が進んでいる。半導体メモリの
中の一つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、パ
スゲートトランジスタと容量を蓄積しておくためのキャ
パシタから構成されている。ＤＲＡＭではメモリセルが
縮小してキャパシタの投影面積が小さくなっても、消費
電力の低減やソフトエラーの防止のため、キャパシタの
蓄積容量を減少させることはできない。
【０００３】キャパシタの蓄積容量は一般に、キャパシ
タに用いられる誘電体膜の比誘電率とキャパシタの面積
に比例し、誘電体膜の膜厚に反比例する。そこで、キャ
パシタの投影面積が小さくなってもキャパシタの蓄積容
量を維持するために、誘電体膜の膜厚を薄くすると、キ
ャパシタのリーク電流が増加し、メモリセルのリフレッ
シュサイクルを早める必要が生じて消費電力の増大につ
ながる。このため、キャパシタに用いる誘電体膜の膜厚
を薄くするにも限界がある。
タに用いられる誘電体膜の比誘電率とキャパシタの面積
に比例し、誘電体膜の膜厚に反比例する。そこで、キャ
パシタの投影面積が小さくなってもキャパシタの蓄積容
量を維持するために、誘電体膜の膜厚を薄くすると、キ
ャパシタのリーク電流が増加し、メモリセルのリフレッ
シュサイクルを早める必要が生じて消費電力の増大につ
ながる。このため、キャパシタに用いる誘電体膜の膜厚
を薄くするにも限界がある。
【０００４】そこで近年、キャパシタの蓄積容量を増大
する方法としてキャパシタの絶縁膜に比誘電率の大きな
誘電体材料を用いる研究が行われている。比誘電率の大
きな材料としては、酸化アルミニウムや五酸化タンタル
などの金属酸化物やペロブスカイト結晶構造を有するバ
リウムストロンチウムチタンオキサイド（ＢＳＴ）、鉛
ジルコニウムチタンオキサイド（ＰＺＴ）、ストロンチ
ウムビスマスタンタルオキサイド（ＳＢＴ）などの材料
が詳細に研究されている。
する方法としてキャパシタの絶縁膜に比誘電率の大きな
誘電体材料を用いる研究が行われている。比誘電率の大
きな材料としては、酸化アルミニウムや五酸化タンタル
などの金属酸化物やペロブスカイト結晶構造を有するバ
リウムストロンチウムチタンオキサイド（ＢＳＴ）、鉛
ジルコニウムチタンオキサイド（ＰＺＴ）、ストロンチ
ウムビスマスタンタルオキサイド（ＳＢＴ）などの材料
が詳細に研究されている。
【０００５】これらの材料を形成するときには、一般的
に化学反応を利用することが多く、かつ、酸化性雰囲気
で形成されるために、従来から用いられているシリコン
を電極として用いた場合にはシリコンが容易に酸化して
しまう。すなわち比誘電率の小さいシリコン酸化膜が形
成されてしまうために、キャパシタの蓄積容量を大きく
することが困難となる。
に化学反応を利用することが多く、かつ、酸化性雰囲気
で形成されるために、従来から用いられているシリコン
を電極として用いた場合にはシリコンが容易に酸化して
しまう。すなわち比誘電率の小さいシリコン酸化膜が形
成されてしまうために、キャパシタの蓄積容量を大きく
することが困難となる。
【０００６】このような弊害を回避するため、高誘電体
膜を容量絶縁膜として用いたキャパシタの電極には、貴
金属や高融点金属などが用いられる。その中でも取り分
け白金は大きな仕事関数を持つ材料であるために、キャ
パシタのリーク電流を低減できる利点を有する。リーク
電流が低下できればリフレッシュサイクルを長くとるこ
とができるため、電極材料に白金を使用して消費電力の
少ないメモリデバイスを作成することが多くなってきて
いる。
膜を容量絶縁膜として用いたキャパシタの電極には、貴
金属や高融点金属などが用いられる。その中でも取り分
け白金は大きな仕事関数を持つ材料であるために、キャ
パシタのリーク電流を低減できる利点を有する。リーク
電流が低下できればリフレッシュサイクルを長くとるこ
とができるため、電極材料に白金を使用して消費電力の
少ないメモリデバイスを作成することが多くなってきて
いる。
【０００７】ＢＳＴを容量絶縁膜に用いたキャパシタを
例に取ると、ＢＳＴの比誘電率が高いといえども、設計
ルールが０．１５［μｍ］ルール程度以下になると、高
誘電体材料を容量絶縁膜として用いてもキャパシタ面積
を増大させる必要がでてくる。そのため、キャパシタ構
造が三次元化することになる。この３次元構造として、
例えばコーンケーブ型のキャパシタ構造が用いられる。
このキャパシタの製造工程を図６に示す。
例に取ると、ＢＳＴの比誘電率が高いといえども、設計
ルールが０．１５［μｍ］ルール程度以下になると、高
誘電体材料を容量絶縁膜として用いてもキャパシタ面積
を増大させる必要がでてくる。そのため、キャパシタ構
造が三次元化することになる。この３次元構造として、
例えばコーンケーブ型のキャパシタ構造が用いられる。
このキャパシタの製造工程を図６に示す。
【０００８】図６（ａ）は半導体基板４１に、ゲート絶
縁膜、ゲート電極、ソース・ドレイン領域などを設けて
なるＭＩＳＦＥＴ構造を有するメモリセルトランジスタ
（図示せず）と、半導体基板４１上に設けられた酸化ケ
イ素（ＳｉＯ2）や窒化ケイ素（ＳｉＮ）からなる層間
絶縁膜４２を貫通して半導体基板４１に到達する接続孔
を埋めるポリシリコンプラグ４３を形成した断面模式図
である。
縁膜、ゲート電極、ソース・ドレイン領域などを設けて
なるＭＩＳＦＥＴ構造を有するメモリセルトランジスタ
（図示せず）と、半導体基板４１上に設けられた酸化ケ
イ素（ＳｉＯ2）や窒化ケイ素（ＳｉＮ）からなる層間
絶縁膜４２を貫通して半導体基板４１に到達する接続孔
を埋めるポリシリコンプラグ４３を形成した断面模式図
である。
【０００９】この後にシリコン酸化膜４４とシリコン窒
化膜４５とを堆積して合計の膜厚を約０．３［μｍ］と
し、シリコン酸化膜４４，シリコン窒化膜４５に電極を
形成するためにリソグラフィ工程とエッチング工程とに
より短辺方向０．１５［μｍ］，長辺方向０．４５［μ
ｍ］の楕円形のホール４６を形成する（図６（ｂ））。
化膜４５とを堆積して合計の膜厚を約０．３［μｍ］と
し、シリコン酸化膜４４，シリコン窒化膜４５に電極を
形成するためにリソグラフィ工程とエッチング工程とに
より短辺方向０．１５［μｍ］，長辺方向０．４５［μ
ｍ］の楕円形のホール４６を形成する（図６（ｂ））。
【００１０】密着層としてＴｉ膜を成膜した後（図示せ
ず）、白金膜４７をスパッタ法により５０［ｎｍ］堆積
する。その後、化学気相成長法等によりＣＶＤ酸化膜４
８を５００［ｎｍ］成膜する（図６（ｃ））。
ず）、白金膜４７をスパッタ法により５０［ｎｍ］堆積
する。その後、化学気相成長法等によりＣＶＤ酸化膜４
８を５００［ｎｍ］成膜する（図６（ｃ））。
【００１１】その後、ホール４６内面に形成された白金
膜４７が現れるまでＣＶＤ酸化膜４８をエッチバックし
た後、シリコン酸化膜４４表面が露出するまで白金膜４
７のエッチングを行う（図６（ｄ））。
膜４７が現れるまでＣＶＤ酸化膜４８をエッチバックし
た後、シリコン酸化膜４４表面が露出するまで白金膜４
７のエッチングを行う（図６（ｄ））。
【００１２】その後、ホール４６内部に残存しているＣ
ＶＤ酸化膜４８をＨＦ溶液等により除去し、ホール４６
内部に白金電極を形成する（図６（ｅ））。
ＶＤ酸化膜４８をＨＦ溶液等により除去し、ホール４６
内部に白金電極を形成する（図６（ｅ））。
【００１３】そして、この後に一般的な方法で容量絶縁
膜および上部電極を成膜することにより容量素子が完成
する。さらに上部電極上に層間絶縁膜（シリコン酸化
膜）を形成し、配線層や配線層と上部電極とを電気的に
接続する上部電極コンタクトプラグを形成することによ
り半導体装置が完成する（図１参照）。
膜および上部電極を成膜することにより容量素子が完成
する。さらに上部電極上に層間絶縁膜（シリコン酸化
膜）を形成し、配線層や配線層と上部電極とを電気的に
接続する上部電極コンタクトプラグを形成することによ
り半導体装置が完成する（図１参照）。
【００１４】
【発明が解決しようとする課題】図６で示した製造工程
で下部白金電極を形成すると、図６（ｄ）の工程でホー
ル４６内部に残存しその表面が露出した白金面がエッチ
ングにさらされるため、微視的に観察すると図７に示す
ように尖った形状となっている。エッチングが白金の粒
界に沿って進むためである。すると微視的に尖った白金
電極と上部電極との距離が縮まってリーク電流が流れや
すくなる。このような状態では、リーク電流を低減でき
る利点を有する白金を電極に採用してもその効果が十分
得られない。これは、下部電極に白金を含む合金を用い
た場合も同様である。
で下部白金電極を形成すると、図６（ｄ）の工程でホー
ル４６内部に残存しその表面が露出した白金面がエッチ
ングにさらされるため、微視的に観察すると図７に示す
ように尖った形状となっている。エッチングが白金の粒
界に沿って進むためである。すると微視的に尖った白金
電極と上部電極との距離が縮まってリーク電流が流れや
すくなる。このような状態では、リーク電流を低減でき
る利点を有する白金を電極に採用してもその効果が十分
得られない。これは、下部電極に白金を含む合金を用い
た場合も同様である。
【００１５】また、図３に示すようにＰｔ膜３７などの
下部電極材料を全面に形成後、エッチバックもしくはＣ
ＭＰ処理によりホール３６内にのみ残存させて下部電極
を形成する際にも、エッチバックやＣＭＰにより電極表
面がダメージを受け、同様の問題がある。
下部電極材料を全面に形成後、エッチバックもしくはＣ
ＭＰ処理によりホール３６内にのみ残存させて下部電極
を形成する際にも、エッチバックやＣＭＰにより電極表
面がダメージを受け、同様の問題がある。
【００１６】本発明は、コーンケーブ型キャパシタ構造
の凹型電極等の電極を形成する際に、電極表面が微視的
に見て尖らないようにすることにより、電極間に発生す
るリーク電流を低減することのできる半導体装置および
容量素子およびそれらの製造方法を提供することを目的
としている。
の凹型電極等の電極を形成する際に、電極表面が微視的
に見て尖らないようにすることにより、電極間に発生す
るリーク電流を低減することのできる半導体装置および
容量素子およびそれらの製造方法を提供することを目的
としている。
【００１７】
【課題を解決するための手段】本発明者らは白金の応力
について研究した。その結果を図５に示す。図５に示す
ように、酸素アニール中で白金膜の応力を観察すると、
２５０℃〜４００℃の範囲で応力が大きく変化すること
が分かった。この応力の変化は膜内部応力が緩和される
ように働く。内部応力がなくなると白金原子は移動をお
こしやすくなり、表面エネルギーが最小になる方向に移
動する。表面エネルギーの小さくなる方向は、球になる
方向であるので、結果として、尖った部分が丸まる効果
をもつ（図２）。
について研究した。その結果を図５に示す。図５に示す
ように、酸素アニール中で白金膜の応力を観察すると、
２５０℃〜４００℃の範囲で応力が大きく変化すること
が分かった。この応力の変化は膜内部応力が緩和される
ように働く。内部応力がなくなると白金原子は移動をお
こしやすくなり、表面エネルギーが最小になる方向に移
動する。表面エネルギーの小さくなる方向は、球になる
方向であるので、結果として、尖った部分が丸まる効果
をもつ（図２）。
【００１８】上記結果は酸素ガスでアニールした場合で
あったが、酸化雰囲気でアニールすると、上記と同様の
応力変化が起こることが確認されている。また、不活性
ガスでアニールを行うと、３００℃〜５００℃で応力の
変化が観察された。さらに、水素中でアニールを行う
と、３５０℃〜６００℃の温度範囲で応力の変化がおき
ることがわかった。したがって、前記カップ型の白金電
極の尖った部分からのリーク電流を低減する手段として
２５０℃以上８００℃以下の酸化ガス雰囲気中で、もし
くは、３００℃以上９００℃以下の不活性ガス雰囲気中
で、または３５０℃以上１０００℃以下の水素を含むガ
ス雰囲気中でアニールすることにより、白金電極の尖っ
た部分が丸みを帯び、結果としてキャパシタリーク電流
を低減することができる。
あったが、酸化雰囲気でアニールすると、上記と同様の
応力変化が起こることが確認されている。また、不活性
ガスでアニールを行うと、３００℃〜５００℃で応力の
変化が観察された。さらに、水素中でアニールを行う
と、３５０℃〜６００℃の温度範囲で応力の変化がおき
ることがわかった。したがって、前記カップ型の白金電
極の尖った部分からのリーク電流を低減する手段として
２５０℃以上８００℃以下の酸化ガス雰囲気中で、もし
くは、３００℃以上９００℃以下の不活性ガス雰囲気中
で、または３５０℃以上１０００℃以下の水素を含むガ
ス雰囲気中でアニールすることにより、白金電極の尖っ
た部分が丸みを帯び、結果としてキャパシタリーク電流
を低減することができる。
【００１９】以上の知見に基づいて、先述の課題を解決
するため、請求項１記載の半導体装置は、基板上に形成
された絶縁膜と、絶縁膜に端部が露出した状態で埋め込
まれた電極とを備えた半導体装置であって、電極の端部
は、微視的に見て急峻に尖っていないことを特徴とす
る。
するため、請求項１記載の半導体装置は、基板上に形成
された絶縁膜と、絶縁膜に端部が露出した状態で埋め込
まれた電極とを備えた半導体装置であって、電極の端部
は、微視的に見て急峻に尖っていないことを特徴とす
る。
【００２０】請求項１記載の発明によれば、電極の端部
が微視的に見て急峻に尖っていないことを特徴とするた
め、電極端部において発生するリーク電流を低減するこ
とのできる半導体装置を実現することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を実現することができる。
が微視的に見て急峻に尖っていないことを特徴とするた
め、電極端部において発生するリーク電流を低減するこ
とのできる半導体装置を実現することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を実現することができる。
【００２１】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、電極は、白金または白金を含
む合金である。
載の半導体装置において、電極は、白金または白金を含
む合金である。
【００２２】請求項２記載の発明によれば、電極に仕事
関数の大きい白金またはこの白金を含む合金を採用して
いるため、請求項１記載の発明よりもさらにリーク電流
を低減することのできる半導体装置を実現することがで
きる。
関数の大きい白金またはこの白金を含む合金を採用して
いるため、請求項１記載の発明よりもさらにリーク電流
を低減することのできる半導体装置を実現することがで
きる。
【００２３】請求項３記載の容量素子は、基板上に形成
された凹部を有する絶縁膜と、凹部表面に形成された第
１の電極と、第１の電極に対向するように形成された第
２の電極と、第１の電極と第２の電極との間に介在する
容量絶縁膜とを備えた容量素子であって、凹部を有する
絶縁膜表面とほぼ同じレベルにある第１の電極の端部
は、微視的に見て急峻に尖っていないことを特徴とす
る。
された凹部を有する絶縁膜と、凹部表面に形成された第
１の電極と、第１の電極に対向するように形成された第
２の電極と、第１の電極と第２の電極との間に介在する
容量絶縁膜とを備えた容量素子であって、凹部を有する
絶縁膜表面とほぼ同じレベルにある第１の電極の端部
は、微視的に見て急峻に尖っていないことを特徴とす
る。
【００２４】請求項３記載の発明によれば、第１の電極
の端部が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
の端部が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
【００２５】請求項４記載の容量素子は、基板上に形成
された第１の電極と、第１の電極に対向するように形成
された第２の電極と、第１の電極と第２の電極との間に
介在する容量絶縁膜とを備えた容量素子であって、第１
の電極の表面は、微視的に見て急峻に尖っていないこと
を特徴とする。
された第１の電極と、第１の電極に対向するように形成
された第２の電極と、第１の電極と第２の電極との間に
介在する容量絶縁膜とを備えた容量素子であって、第１
の電極の表面は、微視的に見て急峻に尖っていないこと
を特徴とする。
【００２６】請求項４記載の発明によれば、第１の電極
の表面が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
の表面が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
【００２７】請求項５記載の容量素子は、請求項３また
は４記載の容量素子において、第１の電極は、白金また
は白金を含む合金である。
は４記載の容量素子において、第１の電極は、白金また
は白金を含む合金である。
【００２８】請求項５記載の発明によれば、第１の電極
に仕事関数の大きい白金またはこの白金を含む合金を採
用しているため、請求項３または４記載の発明よりもさ
らにリーク電流を低減することのできる容量素子を実現
することができる。
に仕事関数の大きい白金またはこの白金を含む合金を採
用しているため、請求項３または４記載の発明よりもさ
らにリーク電流を低減することのできる容量素子を実現
することができる。
【００２９】請求項６記載の半導体装置の製造方法は、
基板上に形成された絶縁膜に、端部が露出した状態で埋
め込まれた電極を備え、電極の端部の露出面がエッチン
グされた面である半導体装置の製造方法であって、電極
の端部がエッチングされた後にエッチングされた面をア
ニールすることによりエッチングされた面の微視的に見
て急峻に尖った部分をまるめることを特徴とする。
基板上に形成された絶縁膜に、端部が露出した状態で埋
め込まれた電極を備え、電極の端部の露出面がエッチン
グされた面である半導体装置の製造方法であって、電極
の端部がエッチングされた後にエッチングされた面をア
ニールすることによりエッチングされた面の微視的に見
て急峻に尖った部分をまるめることを特徴とする。
【００３０】請求項６記載の発明によれば、電極の端部
がエッチングされた後にこのエッチングされた面をアニ
ールすることによりエッチングされたときに発生する、
急峻な尖った面をまるめてなだらかにすることができ
る。したがって、電極に発生するリーク電流を低減する
ことのできる半導体装置を製造することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を製造することができる。
がエッチングされた後にこのエッチングされた面をアニ
ールすることによりエッチングされたときに発生する、
急峻な尖った面をまるめてなだらかにすることができ
る。したがって、電極に発生するリーク電流を低減する
ことのできる半導体装置を製造することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を製造することができる。
【００３１】請求項７記載の半導体装置の製造方法は、
請求項６記載の半導体装置の製造方法において、電極に
白金または白金を含む合金を用いる。
請求項６記載の半導体装置の製造方法において、電極に
白金または白金を含む合金を用いる。
【００３２】請求項７記載の発明によれば、電極に仕事
関数の大きい白金またはこの白金を含む合金を用いてい
るため、請求項６記載の発明よりもさらにリーク電流を
低減することのできる半導体装置を製造することができ
る。
関数の大きい白金またはこの白金を含む合金を用いてい
るため、請求項６記載の発明よりもさらにリーク電流を
低減することのできる半導体装置を製造することができ
る。
【００３３】請求項８記載の半導体装置の製造方法は、
請求項７記載の半導体装置の製造方法において、アニー
ルは、酸化性ガス雰囲気で２５０℃以上８００℃以下で
行う。
請求項７記載の半導体装置の製造方法において、アニー
ルは、酸化性ガス雰囲気で２５０℃以上８００℃以下で
行う。
【００３４】請求項８記載の発明によれば、アニールを
酸化性ガス雰囲気で２５０℃以上８００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
酸化性ガス雰囲気で２５０℃以上８００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
【００３５】請求項９記載の半導体装置の製造方法は、
請求項７記載の半導体装置の製造方法において、アニー
ルは、不活性ガス雰囲気で３００℃以上９００℃以下で
行う。
請求項７記載の半導体装置の製造方法において、アニー
ルは、不活性ガス雰囲気で３００℃以上９００℃以下で
行う。
【００３６】請求項９記載の発明によれば、アニールを
不活性ガス雰囲気で３００℃以上９００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
不活性ガス雰囲気で３００℃以上９００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
【００３７】請求項１０記載の半導体装置の製造方法
は、請求項７記載の半導体装置の製造方法において、ア
ニールは、水素を含有するガス雰囲気で３５０℃以上１
０００℃以下で行う。
は、請求項７記載の半導体装置の製造方法において、ア
ニールは、水素を含有するガス雰囲気で３５０℃以上１
０００℃以下で行う。
【００３８】請求項１０記載の発明によれば、アニール
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
【００３９】請求項１１記載の容量素子の製造方法は、
基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成
する工程と、凹部表面から絶縁膜表面にわたり電極材料
を堆積する工程と、凹部以外の絶縁膜上の電極材料をエ
ッチングして凹部表面に第１の電極を形成する工程と、
第１の電極上に容量絶縁膜を形成する工程と、容量絶縁
膜上に第２の電極を形成する工程とを含む容量素子の製
造方法であって、第１の電極を形成した後にアニールす
ることにより凹部の形成された絶縁膜表面と同じレベル
にある第１の電極の端部の微視的に見て急峻な尖った部
分をまるめることを特徴とする。
基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成
する工程と、凹部表面から絶縁膜表面にわたり電極材料
を堆積する工程と、凹部以外の絶縁膜上の電極材料をエ
ッチングして凹部表面に第１の電極を形成する工程と、
第１の電極上に容量絶縁膜を形成する工程と、容量絶縁
膜上に第２の電極を形成する工程とを含む容量素子の製
造方法であって、第１の電極を形成した後にアニールす
ることにより凹部の形成された絶縁膜表面と同じレベル
にある第１の電極の端部の微視的に見て急峻な尖った部
分をまるめることを特徴とする。
【００４０】請求項１１記載の発明によれば、第１の電
極を形成した後にアニールすることにより凹部を形成し
た絶縁膜表面と同レベルにある第１の電極の端面に発生
する、急峻な尖った部分をまるめてなだらかにすること
ができる。したがって、第１の電極端面と第２の電極と
の間で発生するリーク電流を低減することのできる容量
素子を製造することができる。
極を形成した後にアニールすることにより凹部を形成し
た絶縁膜表面と同レベルにある第１の電極の端面に発生
する、急峻な尖った部分をまるめてなだらかにすること
ができる。したがって、第１の電極端面と第２の電極と
の間で発生するリーク電流を低減することのできる容量
素子を製造することができる。
【００４１】請求項１２記載の容量素子の製造方法は、
基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成
する工程と、凹部表面から絶縁膜表面にわたり電極材料
を堆積する工程と、凹部以外の絶縁膜上の電極材料をエ
ッチングまたは化学的機械的研磨することにより凹部を
埋め込む第１の電極を形成する工程と、第１の電極上に
容量絶縁膜を形成する工程と、容量絶縁膜上に第２の電
極を形成する工程とを含む容量素子の製造方法であっ
て、第１の電極を形成した後にアニールすることにより
第１の電極の表面の微視的に見て急峻な尖った部分をま
るめることを特徴とする。
基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成
する工程と、凹部表面から絶縁膜表面にわたり電極材料
を堆積する工程と、凹部以外の絶縁膜上の電極材料をエ
ッチングまたは化学的機械的研磨することにより凹部を
埋め込む第１の電極を形成する工程と、第１の電極上に
容量絶縁膜を形成する工程と、容量絶縁膜上に第２の電
極を形成する工程とを含む容量素子の製造方法であっ
て、第１の電極を形成した後にアニールすることにより
第１の電極の表面の微視的に見て急峻な尖った部分をま
るめることを特徴とする。
【００４２】請求項１２記載の発明によれば、第１の電
極を形成した後にアニールすることにより、エッチング
または化学的機械的研磨によって第１の電極の表面に発
生する、急峻に尖った部分をまるめてなだらかにするこ
とができる。したがって、第１の電極表面と第２の電極
との間で発生するリーク電流を低減することのできる容
量素子を製造することができる。
極を形成した後にアニールすることにより、エッチング
または化学的機械的研磨によって第１の電極の表面に発
生する、急峻に尖った部分をまるめてなだらかにするこ
とができる。したがって、第１の電極表面と第２の電極
との間で発生するリーク電流を低減することのできる容
量素子を製造することができる。
【００４３】請求項１３記載の容量素子の製造方法は、
請求項１１または１２記載の容量素子の製造方法におい
て、第１の電極に白金または白金を含む合金を用いる。
請求項１１または１２記載の容量素子の製造方法におい
て、第１の電極に白金または白金を含む合金を用いる。
【００４４】請求項１３記載の発明によれば、第１の電
極に仕事関数の大きい白金またはこの白金を含む合金を
用いているため、請求項１１または１２記載の発明より
もさらにリーク電流を低減することのできる容量素子を
製造することができる。
極に仕事関数の大きい白金またはこの白金を含む合金を
用いているため、請求項１１または１２記載の発明より
もさらにリーク電流を低減することのできる容量素子を
製造することができる。
【００４５】請求項１４記載の容量素子の製造方法は、
請求項１３記載の容量素子の製造方法において、アニー
ルは、酸化性ガス雰囲気で２５０℃以上８００℃以下で
行う。
請求項１３記載の容量素子の製造方法において、アニー
ルは、酸化性ガス雰囲気で２５０℃以上８００℃以下で
行う。
【００４６】請求項１４記載の発明によれば、アニール
を酸化性ガス雰囲気で２５０℃以上８００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
を酸化性ガス雰囲気で２５０℃以上８００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
【００４７】請求項１５記載の容量素子の製造方法は、
請求項１３記載の容量素子の製造方法において、アニー
ルは、不活性ガス雰囲気で３００℃以上９００℃以下で
行う。
請求項１３記載の容量素子の製造方法において、アニー
ルは、不活性ガス雰囲気で３００℃以上９００℃以下で
行う。
【００４８】請求項１５記載の発明によれば、アニール
を不活性ガス雰囲気で３００℃以上９００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
を不活性ガス雰囲気で３００℃以上９００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
【００４９】請求項１６記載の容量素子の製造方法は、
請求項１３記載の容量素子の製造方法において、アニー
ルは、水素を含有するガス雰囲気で３５０℃以上１００
０℃以下で行う。
請求項１３記載の容量素子の製造方法において、アニー
ルは、水素を含有するガス雰囲気で３５０℃以上１００
０℃以下で行う。
【００５０】請求項１６記載の発明によれば、アニール
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
【００５１】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態について、図１を用いて説明す
る。図１は本発明の第１の実施の形態における半導体装
置の製造工程を示す断面図である。図１において、直径
が８インチのウェハである半導体基板１の上にゲート電
極、ソース・ドレイン領域などからなるメモリセルトラ
ンジスタが形成されている（図示せず）。
明の第１の実施の形態について、図１を用いて説明す
る。図１は本発明の第１の実施の形態における半導体装
置の製造工程を示す断面図である。図１において、直径
が８インチのウェハである半導体基板１の上にゲート電
極、ソース・ドレイン領域などからなるメモリセルトラ
ンジスタが形成されている（図示せず）。
【００５２】まず、ＣＶＤ法により半導体基板１の上に
シリコン酸化膜からなる下部層間絶縁膜２を形成し、リ
ソグラフィやドライエッチングによりこの下部層間絶縁
膜２を貫通して半導体基板１の一部（ＤＲＡＭではメモ
リセルトランジスタのソース領域）に到達する接続孔を
形成する。そして，接続孔を埋めるポリシリコン膜から
なるポリシリコンプラグ３を形成する（図１（ａ））。
シリコン酸化膜からなる下部層間絶縁膜２を形成し、リ
ソグラフィやドライエッチングによりこの下部層間絶縁
膜２を貫通して半導体基板１の一部（ＤＲＡＭではメモ
リセルトランジスタのソース領域）に到達する接続孔を
形成する。そして，接続孔を埋めるポリシリコン膜から
なるポリシリコンプラグ３を形成する（図１（ａ））。
【００５３】次に、基板上にＣＶＤ法によりシリコン酸
化膜４およびシリコン窒化膜５からなる上部層間絶縁膜
を形成し、フォトリソグラフィやドライエッチングによ
りこの上部層間絶縁膜を貫通してポリシリコンプラグ３
の直上部に到達するホール６を形成する（図１
（ｂ））。このホール６の径は例えば０．４［μｍ］
で、下部層間絶縁膜に形成した接続孔の径は例えば０．
１５［μｍ］である。
化膜４およびシリコン窒化膜５からなる上部層間絶縁膜
を形成し、フォトリソグラフィやドライエッチングによ
りこの上部層間絶縁膜を貫通してポリシリコンプラグ３
の直上部に到達するホール６を形成する（図１
（ｂ））。このホール６の径は例えば０．４［μｍ］
で、下部層間絶縁膜に形成した接続孔の径は例えば０．
１５［μｍ］である。
【００５４】そして、スパッタ法によりホール６の内壁
から上部層間絶縁膜表面にわたる領域上に密着層となる
極薄のＴｉ膜を形成した後（図示せず）、スパッタ法に
よりＴｉ膜上に厚み２０［ｎｍ］のＰｔ薄膜７を形成す
る。次に，このＰｔ膜７の上にＣＶＤ法を用いて酸化膜
８を４００［ｎｍ］成膜する（図１（ｃ））。
から上部層間絶縁膜表面にわたる領域上に密着層となる
極薄のＴｉ膜を形成した後（図示せず）、スパッタ法に
よりＴｉ膜上に厚み２０［ｎｍ］のＰｔ薄膜７を形成す
る。次に，このＰｔ膜７の上にＣＶＤ法を用いて酸化膜
８を４００［ｎｍ］成膜する（図１（ｃ））。
【００５５】ドライエッチを用いて酸化膜８を４００
［ｎｍ］だけエッチングを行い、ホール６内にのみ酸化
膜８を残す。さらに、ホール６以外に残存しているＰｔ
膜７をＡｒ，Ｏ2，Ｃｌ2ガスを用いてエッチングする
（図１（ｄ））。
［ｎｍ］だけエッチングを行い、ホール６内にのみ酸化
膜８を残す。さらに、ホール６以外に残存しているＰｔ
膜７をＡｒ，Ｏ2，Ｃｌ2ガスを用いてエッチングする
（図１（ｄ））。
【００５６】その後、ホール６に残っている酸化膜８を
ＨＦ溶液により除去し、ホール６にＰｔ膜７を残す（図
１（ｅ））。このホール６内に残ったＰｔ膜７が下部白
金電極となる。
ＨＦ溶液により除去し、ホール６にＰｔ膜７を残す（図
１（ｅ））。このホール６内に残ったＰｔ膜７が下部白
金電極となる。
【００５７】このとき、下部白金電極（Ｐｔ膜７）はホ
ール６内の側面部と底部に形成されているが、側面部の
上面（シリコン酸化膜４と同レベルにある面）の形状が
問題となる。この部分がエッチングにさらされ、白金の
粒界にそってエッチングが進行し、尖った形状が形成さ
れるからである。この尖った形状を放置すると上部電極
との間にリーク電流が流れるため、このエッチングにさ
らされる部分の尖った形状を和らげる必要がある。そこ
で、アニール処理により白金原子を移動させることによ
り、図２に示すように尖った形状をまるめるのである。
特に白金は以下の温度条件・雰囲気条件によりグレイン
（結晶粒）が成長して尖った部分が丸くなるので、アニ
ールにより表面エネルギーを安定させると、形状として
角がとれたものになると考えられる。尖った部分がなく
なることにより、下部電極の尖った部分への電界の集中
がなくなり、リークの発生をなくすことができる。特に
白金は尖ったのを回復するのに有効な材料でもある。
ール６内の側面部と底部に形成されているが、側面部の
上面（シリコン酸化膜４と同レベルにある面）の形状が
問題となる。この部分がエッチングにさらされ、白金の
粒界にそってエッチングが進行し、尖った形状が形成さ
れるからである。この尖った形状を放置すると上部電極
との間にリーク電流が流れるため、このエッチングにさ
らされる部分の尖った形状を和らげる必要がある。そこ
で、アニール処理により白金原子を移動させることによ
り、図２に示すように尖った形状をまるめるのである。
特に白金は以下の温度条件・雰囲気条件によりグレイン
（結晶粒）が成長して尖った部分が丸くなるので、アニ
ールにより表面エネルギーを安定させると、形状として
角がとれたものになると考えられる。尖った部分がなく
なることにより、下部電極の尖った部分への電界の集中
がなくなり、リークの発生をなくすことができる。特に
白金は尖ったのを回復するのに有効な材料でもある。
【００５８】例えば、酸素５ＳＬＭ，温度３００℃の条
件で３分間アニールを行う。不活性ガス雰囲気であれば
３００℃，１〜１０分で同様の効果が得られる。また、
水素含むガス雰囲気であれば３５０℃，１〜２０分で同
様の効果が得られる。また下部電極も白金以外にモリブ
デン等の高融点金属を用いることもできる。なお、各ガ
ス雰囲気の温度は膜（Ｐｔ膜７）の内部応力を０にする
温度を通過するように設定することで、電極が丸まる効
果が顕著になる。
件で３分間アニールを行う。不活性ガス雰囲気であれば
３００℃，１〜１０分で同様の効果が得られる。また、
水素含むガス雰囲気であれば３５０℃，１〜２０分で同
様の効果が得られる。また下部電極も白金以外にモリブ
デン等の高融点金属を用いることもできる。なお、各ガ
ス雰囲気の温度は膜（Ｐｔ膜７）の内部応力を０にする
温度を通過するように設定することで、電極が丸まる効
果が顕著になる。
【００５９】その後は、一般的な方法でＢＳＴ膜（容量
絶縁膜９）および上部Ｐｔ膜（上部電極１０）を成膜す
ることによりコーンケーブ型キャパシタが形成できる
（図１（ｆ））。
絶縁膜９）および上部Ｐｔ膜（上部電極１０）を成膜す
ることによりコーンケーブ型キャパシタが形成できる
（図１（ｆ））。
【００６０】たとえば下部白金電極（Ｐｔ膜７）上にＣ
ＶＤ法により容量絶縁膜９を形成するが、容量絶縁膜９
として、比誘電率の大きな材料である酸化アルミニウム
や五酸化タンタルなどの金属酸化物，ペロブスカイト結
晶構造を有するバリウムストロンチウムチタンオキサイ
ド（ＢＳＴ），鉛ジルコニウムチタンオキサイド（ＰＺ
Ｔ），ストロンチウムビスマスタンタルオキサイド（Ｓ
ＢＴ）などの材料を用いることができる。
ＶＤ法により容量絶縁膜９を形成するが、容量絶縁膜９
として、比誘電率の大きな材料である酸化アルミニウム
や五酸化タンタルなどの金属酸化物，ペロブスカイト結
晶構造を有するバリウムストロンチウムチタンオキサイ
ド（ＢＳＴ），鉛ジルコニウムチタンオキサイド（ＰＺ
Ｔ），ストロンチウムビスマスタンタルオキサイド（Ｓ
ＢＴ）などの材料を用いることができる。
【００６１】さらに上部電極１０上に層間絶縁膜（シリ
コン酸化膜）を形成し、配線層１１や配線層１１と上部
電極１０とを電気的に接続する上部電極コンタクトプラ
グ１２を形成することにより半導体装置が形成できる。
コン酸化膜）を形成し、配線層１１や配線層１１と上部
電極１０とを電気的に接続する上部電極コンタクトプラ
グ１２を形成することにより半導体装置が形成できる。
【００６２】以上の第１の実施の形態によれば、下部白
金電極（Ｐｔ膜７）の尖った部分を最適な条件でアニー
ル処理して丸めることにより、リーク電流の発生の少な
い高性能なキャパシタならびにこのキャパシタを備えた
半導体装置を形成できる。
金電極（Ｐｔ膜７）の尖った部分を最適な条件でアニー
ル処理して丸めることにより、リーク電流の発生の少な
い高性能なキャパシタならびにこのキャパシタを備えた
半導体装置を形成できる。
【００６３】なお、本実施の形態において、下部電極に
Ｐｔを用いたが、Ｐｔを含む合金でも差し支えない。
Ｐｔを用いたが、Ｐｔを含む合金でも差し支えない。
【００６４】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図３を用いて説明する。図３は
本発明の第２の実施の形態における半導体装置の製造工
程を示す断面図である。
の実施の形態について、図３を用いて説明する。図３は
本発明の第２の実施の形態における半導体装置の製造工
程を示す断面図である。
【００６５】まず、ＣＶＤ法により半導体基板３１の上
にシリコン酸化膜３２，シリコン窒化膜３３からなる絶
縁膜を形成し、リソグラフィやドライエッチングにより
この絶縁膜を貫通して半導体基板１の一部に到達する接
続孔を形成する。そして、接続孔を埋めるポリシリコン
膜からなるポリシリコンプラグ３４を形成する（図３
（ａ））。
にシリコン酸化膜３２，シリコン窒化膜３３からなる絶
縁膜を形成し、リソグラフィやドライエッチングにより
この絶縁膜を貫通して半導体基板１の一部に到達する接
続孔を形成する。そして、接続孔を埋めるポリシリコン
膜からなるポリシリコンプラグ３４を形成する（図３
（ａ））。
【００６６】次に、ＣＶＤ法により３００［ｎｍ］を厚
さをもつ酸化膜３５をシリコン窒化膜３３上に形成し、
フォトリソグラフィやドライエッチングによりこの３０
０［ｎｍ］厚の酸化膜３５を貫通してポリシリコンプラ
グ３４の直上部に到達するホール３６を形成する（図３
（ｂ））。
さをもつ酸化膜３５をシリコン窒化膜３３上に形成し、
フォトリソグラフィやドライエッチングによりこの３０
０［ｎｍ］厚の酸化膜３５を貫通してポリシリコンプラ
グ３４の直上部に到達するホール３６を形成する（図３
（ｂ））。
【００６７】そして、スパッタ法によりホール３６内を
埋め込むように３００［ｎｍ］厚のＰｔ膜３７を全面に
形成する（図３（ｃ））。このＰｔ膜３７はガバレッジ
の良好なＣＶＤ法で形成することが望ましい。
埋め込むように３００［ｎｍ］厚のＰｔ膜３７を全面に
形成する（図３（ｃ））。このＰｔ膜３７はガバレッジ
の良好なＣＶＤ法で形成することが望ましい。
【００６８】その後、エッチバックもしくはＣＭＰ法を
用いてホール３６内にのみＰｔ膜３７を残す（図３
（ｄ））。
用いてホール３６内にのみＰｔ膜３７を残す（図３
（ｄ））。
【００６９】このＰｔ膜３７が下部電極となるが、この
とき、電極上面（３００［ｍｍ］厚の酸化膜３５と同じ
レベルにある面）の形状が問題になる。エッチバックも
しくはＣＭＰ処理により白金の粒界に沿って尖った形状
が形成されるからである。この尖った形状を放置すると
上部電極との間にリーク電流が流れるため、この尖った
部分を和らげる必要がある。そこでアニール処理により
白金原子を移動させることにより図４に示すように尖っ
た形状をまるめるのである。特に白金は第１の実施の形
態と同様の温度条件・雰囲気条件によりグレイン（結晶
粒）が成長して尖った部分が丸くなるので、アニールに
より表面エネルギーを安定させると、形状として角がと
れたものになると考えられる。尖った部分がなくなるこ
とにより、下部電極の尖った部分への電界の集中がなく
なり、リークの発生をなくすことができる。特に白金は
尖ったのを回復するのに有効な材料でもある。
とき、電極上面（３００［ｍｍ］厚の酸化膜３５と同じ
レベルにある面）の形状が問題になる。エッチバックも
しくはＣＭＰ処理により白金の粒界に沿って尖った形状
が形成されるからである。この尖った形状を放置すると
上部電極との間にリーク電流が流れるため、この尖った
部分を和らげる必要がある。そこでアニール処理により
白金原子を移動させることにより図４に示すように尖っ
た形状をまるめるのである。特に白金は第１の実施の形
態と同様の温度条件・雰囲気条件によりグレイン（結晶
粒）が成長して尖った部分が丸くなるので、アニールに
より表面エネルギーを安定させると、形状として角がと
れたものになると考えられる。尖った部分がなくなるこ
とにより、下部電極の尖った部分への電界の集中がなく
なり、リークの発生をなくすことができる。特に白金は
尖ったのを回復するのに有効な材料でもある。
【００７０】その後、酸化膜３５をＨＦ溶液等で除去す
る（図３（ｅ））。
る（図３（ｅ））。
【００７１】その後は、一般的な方法でＢＳＴ膜（容量
絶縁膜３８）および上部Ｐｔ膜（上部電極３９）を成膜
することによりキャパシタが形成できる（図３
（ｆ））。
絶縁膜３８）および上部Ｐｔ膜（上部電極３９）を成膜
することによりキャパシタが形成できる（図３
（ｆ））。
【００７２】たとえば下部白金電極（Ｐｔ膜３７）上に
ＣＶＤ法により容量絶縁膜３８を形成するが、容量絶縁
膜３８として、比誘電率の大きな材料である酸化アルミ
ニウムや五酸化タンタルなどの金属酸化物，ペロブスカ
イト結晶構造を有するバリウムストロンチウムチタンオ
キサイド（ＢＳＴ），鉛ジルコニウムチタンオキサイド
（ＰＺＴ），ストロンチウムビスマスタンタルオキサイ
ド（ＳＢＴ）などの材料を用いることができる。
ＣＶＤ法により容量絶縁膜３８を形成するが、容量絶縁
膜３８として、比誘電率の大きな材料である酸化アルミ
ニウムや五酸化タンタルなどの金属酸化物，ペロブスカ
イト結晶構造を有するバリウムストロンチウムチタンオ
キサイド（ＢＳＴ），鉛ジルコニウムチタンオキサイド
（ＰＺＴ），ストロンチウムビスマスタンタルオキサイ
ド（ＳＢＴ）などの材料を用いることができる。
【００７３】さらに上部電極３９上に層間絶縁膜（シリ
コン酸化膜）を形成し、配線層４０や配線層４０と上部
電極３９とを電気的に接続する上部電極コンタクトプラ
グ４０’を形成することにより半導体装置が形成でき
る。
コン酸化膜）を形成し、配線層４０や配線層４０と上部
電極３９とを電気的に接続する上部電極コンタクトプラ
グ４０’を形成することにより半導体装置が形成でき
る。
【００７４】以上の第２の実施の形態によれば、下部白
金電極（Ｐｔ膜３７）の尖った部分を最適な条件でアニ
ール処理して丸めることにより、リーク電流の発生の少
ない高性能なキャパシタならびにこのキャパシタを備え
た半導体装置を形成できる。
金電極（Ｐｔ膜３７）の尖った部分を最適な条件でアニ
ール処理して丸めることにより、リーク電流の発生の少
ない高性能なキャパシタならびにこのキャパシタを備え
た半導体装置を形成できる。
【００７５】なお、本実施の形態において、下部電極に
Ｐｔを用いたが、Ｐｔを含む合金でも差し支えない。
Ｐｔを用いたが、Ｐｔを含む合金でも差し支えない。
【００７６】
【発明の効果】請求項１記載の発明によれば、電極の端
部が微視的に見て急峻に尖っていないことを特徴とする
ため、電極端部において発生するリーク電流を低減する
ことのできる半導体装置を実現することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を実現することができる。
部が微視的に見て急峻に尖っていないことを特徴とする
ため、電極端部において発生するリーク電流を低減する
ことのできる半導体装置を実現することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を実現することができる。
【００７７】請求項２記載の発明によれば、電極に仕事
関数の大きい白金またはこの白金を含む合金を採用して
いるため、請求項１記載の発明よりもさらにリーク電流
を低減することのできる半導体装置を実現することがで
きる。
関数の大きい白金またはこの白金を含む合金を採用して
いるため、請求項１記載の発明よりもさらにリーク電流
を低減することのできる半導体装置を実現することがで
きる。
【００７８】請求項３記載の発明によれば、第１の電極
の端部が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
の端部が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
【００７９】請求項４記載の発明によれば、第１の電極
の表面が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
の表面が微視的に見て急峻に尖っていないため、第１の
電極と第２の電極との間で発生するリーク電流を低減す
ることのできる容量素子を実現することができる。
【００８０】請求項５記載の発明によれば、第１の電極
に仕事関数の大きい白金またはこの白金を含む合金を採
用しているため、請求項３または４記載の発明よりもさ
らにリーク電流を低減することのできる容量素子を実現
することができる。
に仕事関数の大きい白金またはこの白金を含む合金を採
用しているため、請求項３または４記載の発明よりもさ
らにリーク電流を低減することのできる容量素子を実現
することができる。
【００８１】請求項６記載の発明によれば、電極の端部
がエッチングされた後にこのエッチングされた面をアニ
ールすることによりエッチングされたときに発生する、
急峻な尖った面をまるめてなだらかにすることができ
る。したがって、電極に発生するリーク電流を低減する
ことのできる半導体装置を製造することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を製造することができる。
がエッチングされた後にこのエッチングされた面をアニ
ールすることによりエッチングされたときに発生する、
急峻な尖った面をまるめてなだらかにすることができ
る。したがって、電極に発生するリーク電流を低減する
ことのできる半導体装置を製造することができる。例え
ば、絶縁膜を介して電極の端部と対向する他の電極があ
る場合に、両電極間のリーク電流を低減できる半導体装
置を製造することができる。
【００８２】請求項７記載の発明によれば、電極に仕事
関数の大きい白金またはこの白金を含む合金を用いてい
るため、請求項６記載の発明よりもさらにリーク電流を
低減することのできる半導体装置を製造することができ
る。
関数の大きい白金またはこの白金を含む合金を用いてい
るため、請求項６記載の発明よりもさらにリーク電流を
低減することのできる半導体装置を製造することができ
る。
【００８３】請求項８記載の発明によれば、アニールを
酸化性ガス雰囲気で２５０℃以上８００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
酸化性ガス雰囲気で２５０℃以上８００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
【００８４】請求項９記載の発明によれば、アニールを
不活性ガス雰囲気で３００℃以上９００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
不活性ガス雰囲気で３００℃以上９００℃以下で行うた
め、白金膜または白金を含む合金膜の応力が大きく変化
し、その結果、急峻な尖った部分をまるめることができ
る。したがって、リーク電流を低減することのできる半
導体装置を製造することができる。
【００８５】請求項１０記載の発明によれば、アニール
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
【００８６】請求項１１記載の発明によれば、第１の電
極を形成した後にアニールすることにより、エッチング
または化学的機械的研磨によって第１の電極の端面に発
生する、急峻に尖った部分をまるめてなだらかにするこ
とができる。したがって、第１の電極端面と第２の電極
との間で発生するリーク電流を低減することのできる容
量素子を製造することができる。
極を形成した後にアニールすることにより、エッチング
または化学的機械的研磨によって第１の電極の端面に発
生する、急峻に尖った部分をまるめてなだらかにするこ
とができる。したがって、第１の電極端面と第２の電極
との間で発生するリーク電流を低減することのできる容
量素子を製造することができる。
【００８７】請求項１２記載の発明によれば、第１の電
極を形成した後にアニールすることにより凹部を形成し
た絶縁膜表面と同レベルにある第１の電極の表面に発生
する、急峻な尖った部分をまるめてなだらかにすること
ができる。したがって、第１の電極表面と第２の電極と
の間で発生するリーク電流を低減することのできる容量
素子を製造することができる。
極を形成した後にアニールすることにより凹部を形成し
た絶縁膜表面と同レベルにある第１の電極の表面に発生
する、急峻な尖った部分をまるめてなだらかにすること
ができる。したがって、第１の電極表面と第２の電極と
の間で発生するリーク電流を低減することのできる容量
素子を製造することができる。
【００８８】請求項１３記載の発明によれば、第１の電
極に仕事関数の大きい白金またはこの白金を含む合金を
用いているため、請求項１１または１２記載の発明より
もさらにリーク電流を低減することのできる容量素子を
製造することができる。
極に仕事関数の大きい白金またはこの白金を含む合金を
用いているため、請求項１１または１２記載の発明より
もさらにリーク電流を低減することのできる容量素子を
製造することができる。
【００８９】請求項１４記載の発明によれば、アニール
を酸化性ガス雰囲気で２５０℃以上８００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
を酸化性ガス雰囲気で２５０℃以上８００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
【００９０】請求項１５記載の発明によれば、アニール
を不活性ガス雰囲気で３００℃以上９００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
を不活性ガス雰囲気で３００℃以上９００℃以下で行う
ため、白金膜または白金を含む合金膜の応力が大きく変
化し、その結果、急峻な尖った部分をまるめることがで
きる。したがって、リーク電流を低減することのできる
半導体装置を製造することができる。
【００９１】請求項１６記載の発明によれば、アニール
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
を水素を含有するガス雰囲気で３５０℃以上１０００℃
以下で行うため、白金膜または白金を含む合金膜の応力
が大きく変化し、その結果、急峻な尖った部分をまるめ
ることができる。したがって、リーク電流を低減するこ
とのできる半導体装置を製造することができる。
【００９２】本発明によれば，貴金属や高融点金属を電
極材料に用いて凹部型等の下部電極を有する容量素子を
形成する場合に、エッチングによって凹部型等の下部電
極の端面等に発生する、微視的に見て急峻に尖った形状
をまるめてなだらかにするため、リーク電流を低減する
ことのできる容量素子およびこの容量素子を含む半導体
装置を製造することができる。
極材料に用いて凹部型等の下部電極を有する容量素子を
形成する場合に、エッチングによって凹部型等の下部電
極の端面等に発生する、微視的に見て急峻に尖った形状
をまるめてなだらかにするため、リーク電流を低減する
ことのできる容量素子およびこの容量素子を含む半導体
装置を製造することができる。
【図１】本発明の第１の実施の形態における容量素子の
製造工程を示す断面工程図
製造工程を示す断面工程図
【図２】本発明の第１の実施の形態における容量素子の
白金電極端部の概略拡大図
白金電極端部の概略拡大図
【図３】本発明の第２の実施の形態における容量素子の
製造工程を示す断面工程図
製造工程を示す断面工程図
【図４】本発明の第２の実施の形態における容量素子の
白金電極表面の概略拡大図
白金電極表面の概略拡大図
【図５】白金薄膜応力と温度との関係を示す特性図
【図６】従来例の容量素子の製造工程を示す断面工程図
【図７】従来例の容量素子の白金電極端部の概略拡大図
１ シリコン基板
２ シリコン酸化膜
３ ポリシリコンプラグ
４ シリコン酸化膜
５ シリコン窒化膜
６ ホール
７ Ｐｔ膜
８ ＣＶＤ酸化膜
９ 容量絶縁膜
１０ 上部電極
１１ 配線層
１２ 上部電極コンタクトプラグ
３１ シリコン基板
３２ シリコン酸化膜
３３ シリコン窒化膜
３４ ポリシリコンプラグ
３５ シリコン酸化膜
３６ ホール
３７ Ｐｔ膜
３８ 容量絶縁膜
３９ 上部電極
４０ 配線層
４０’上部電極コンタクトプラグ
４１ シリコン基板
４２ シリコン酸化膜
４３ ポリシリコンプラグ
４４ シリコン酸化膜
４５ シリコン窒化膜
４６ ホール
４７ 白金膜
４８ ＣＶＤ酸化膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 AC05 AC10 AC15 AV06 DF05
EZ17 EZ20
5F083 AD31 AD42 AD49 GA06 JA06
JA14 JA15 JA17 JA38 JA39
MA06 MA20 PR03 PR07 PR12
PR39 PR40
Claims (16)
- 【請求項１】 基板上に形成された絶縁膜と、前記絶縁
膜に端部が露出した状態で埋め込まれた電極とを備えた
半導体装置であって、前記電極の前記端部は、微視的に
見て急峻に尖っていないことを特徴とする半導体装置。 - 【請求項２】 電極は、白金または白金を含む合金であ
る請求項１記載の半導体装置。 - 【請求項３】 基板上に形成された凹部を有する絶縁膜
と、前記凹部表面に形成された第１の電極と、前記第１
の電極に対向するように形成された第２の電極と、前記
第１の電極と前記第２の電極との間に介在する容量絶縁
膜とを備えた容量素子であって、前記凹部を有する絶縁
膜表面とほぼ同じレベルにある前記第１の電極の端部
は、微視的に見て急峻に尖っていないことを特徴とする
容量素子。 - 【請求項４】 基板上に形成された第１の電極と、前記
第１の電極に対向するように形成された第２の電極と、
前記第１の電極と前記第２の電極との間に介在する容量
絶縁膜とを備えた容量素子であって、前記第１の電極の
表面は、微視的に見て急峻に尖っていないことを特徴と
する容量素子。 - 【請求項５】 第１の電極は、白金または白金を含む合
金である請求項３または４記載の容量素子。 - 【請求項６】 基板上に形成された絶縁膜に、端部が露
出した状態で埋め込まれた電極を備え、前記電極の端部
の露出面がエッチングされた面である半導体装置の製造
方法であって、前記電極の端部が前記エッチングされた
後に前記エッチングされた面をアニールすることにより
前記エッチングされた面の微視的に見て急峻に尖った部
分をまるめることを特徴とする半導体装置の製造方法。 - 【請求項７】 電極に白金または白金を含む合金を用い
る請求項６記載の半導体装置の製造方法。 - 【請求項８】 アニールは、酸化性ガス雰囲気で２５０
℃以上８００℃以下で行う請求項７記載の半導体装置の
製造方法。 - 【請求項９】 アニールは、不活性ガス雰囲気で３００
℃以上９００℃以下で行う請求項７記載の半導体装置の
製造方法。 - 【請求項１０】 アニールは、水素を含有するガス雰囲
気で３５０℃以上１０００℃以下で行う請求項７記載の
半導体装置の製造方法。 - 【請求項１１】 基板上に絶縁膜を形成する工程と、前
記絶縁膜に凹部を形成する工程と、前記凹部表面から前
記絶縁膜表面にわたり電極材料を堆積する工程と、前記
凹部以外の前記絶縁膜上の前記電極材料をエッチングし
て前記凹部表面に第１の電極を形成する工程と、前記第
１の電極上に容量絶縁膜を形成する工程と、前記容量絶
縁膜上に第２の電極を形成する工程とを含む容量素子の
製造方法であって、前記第１の電極を形成した後にアニ
ールすることにより前記凹部の形成された絶縁膜表面と
同じレベルにある前記第１の電極の端部の微視的に見て
急峻な尖った部分をまるめることを特徴とする容量素子
の製造方法。 - 【請求項１２】 基板上に絶縁膜を形成する工程と、前
記絶縁膜に凹部を形成する工程と、前記凹部表面から前
記絶縁膜表面にわたり電極材料を堆積する工程と、前記
凹部以外の前記絶縁膜上の前記電極材料をエッチングま
たは化学的機械的研磨することにより前記凹部を埋め込
む第１の電極を形成する工程と、前記第１の電極上に容
量絶縁膜を形成する工程と、前記容量絶縁膜上に第２の
電極を形成する工程とを含む容量素子の製造方法であっ
て、前記第１の電極を形成した後にアニールすることに
より前記第１の電極の表面の微視的に見て急峻な尖った
部分をまるめることを特徴とする容量素子の製造方法。 - 【請求項１３】 第１の電極に白金または白金を含む合
金を用いる請求項１１または１２記載の容量素子の製造
方法。 - 【請求項１４】 アニールは、酸化性ガス雰囲気で２５
０℃以上８００℃以下で行う請求項１３記載の容量素子
の製造方法。 - 【請求項１５】 アニールは、不活性ガス雰囲気で３０
０℃以上９００℃以下で行う請求項１３記載の容量素子
の製造方法。 - 【請求項１６】 アニールは、水素を含有するガス雰囲
気で３５０℃以上１０００℃以下で行う請求項１３記載
の容量素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264056A JP2003078030A (ja) | 2001-08-31 | 2001-08-31 | 半導体装置および容量素子およびそれらの製造方法 |
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|---|---|---|---|
| JP2001264056A JP2003078030A (ja) | 2001-08-31 | 2001-08-31 | 半導体装置および容量素子およびそれらの製造方法 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112053935A (zh) * | 2020-09-15 | 2020-12-08 | 重庆邮电大学 | 一种高k值氧化锆钛复合绝缘层薄膜及其晶体管制备方法 |
-
2001
- 2001-08-31 JP JP2001264056A patent/JP2003078030A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112053935A (zh) * | 2020-09-15 | 2020-12-08 | 重庆邮电大学 | 一种高k值氧化锆钛复合绝缘层薄膜及其晶体管制备方法 |
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