JP2003100909A - キャパシタ及びそれを有する半導体素子の製造方法 - Google Patents
キャパシタ及びそれを有する半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 リーク電流を抑え、バリヤメタルの酸化を防
止することのできるキャパシタ及びそれを有する半導体
素子の製造方法を提供する。 【解決手段】 キャパシタの製造方法において、半導体
基板１００上に形成された導電性膜１２５及び絶縁性膜
１０５Ａ及び１３０Ａの表面に、キャパシタの下部電極
用導電層１４０としてルテニウム(Ru)層を、プラズマ励
起化学気相成長(Plasma Enhanced Chemical Vapor Depo
sition: 以下、PECVDと記す)と低圧化学気相成長(Low P
ressure Chemical Vapor Deposition: 以下、LPCVDと記
す)法とを順に用いて成長させる工程と、下部電極用導
電層１４０をパターニングしてキャパシタの下部電極１
４０Ａを形成する工程と、下部電極１４０Ａの表面に誘
電体膜１４５を形成する工程と、誘電体膜１４５の表面
にキャパシタの上部電極１５０を形成する工程とを含
む。
止することのできるキャパシタ及びそれを有する半導体
素子の製造方法を提供する。 【解決手段】 キャパシタの製造方法において、半導体
基板１００上に形成された導電性膜１２５及び絶縁性膜
１０５Ａ及び１３０Ａの表面に、キャパシタの下部電極
用導電層１４０としてルテニウム(Ru)層を、プラズマ励
起化学気相成長(Plasma Enhanced Chemical Vapor Depo
sition: 以下、PECVDと記す)と低圧化学気相成長(Low P
ressure Chemical Vapor Deposition: 以下、LPCVDと記
す)法とを順に用いて成長させる工程と、下部電極用導
電層１４０をパターニングしてキャパシタの下部電極１
４０Ａを形成する工程と、下部電極１４０Ａの表面に誘
電体膜１４５を形成する工程と、誘電体膜１４５の表面
にキャパシタの上部電極１５０を形成する工程とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
構成するキャパシタ及びそれを有する半導体素子の製造
方法に関する。
構成するキャパシタ及びそれを有する半導体素子の製造
方法に関する。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory)等
の半導体素子の集積度が高まるにつれて、記憶情報の基
本単位である1ビットを格納する単位メモリセルの面積
が、次第に縮小されてきている。
の半導体素子の集積度が高まるにつれて、記憶情報の基
本単位である1ビットを格納する単位メモリセルの面積
が、次第に縮小されてきている。
【０００３】しかし、メモリセルの縮小に応じて単純に
キャパシタの面積を減少させることはできない。なぜな
ら、ソフトエラーを防止して、安定した動作を保持する
ためには、単位メモリセル当たり一定の静電容量が必要
であるからである。そのため、限られたメモリセルの面
積内で、必要なキャパシタの容量を確保するための研究
がなされている。これらの研究は、大きく次の3種類の
方法に分けられる。一つは誘電体膜の薄膜化であり、１
つはキャパシタの有効面積の拡大であり、また１つは比
誘電率の高い材料の適用である。
キャパシタの面積を減少させることはできない。なぜな
ら、ソフトエラーを防止して、安定した動作を保持する
ためには、単位メモリセル当たり一定の静電容量が必要
であるからである。そのため、限られたメモリセルの面
積内で、必要なキャパシタの容量を確保するための研究
がなされている。これらの研究は、大きく次の3種類の
方法に分けられる。一つは誘電体膜の薄膜化であり、１
つはキャパシタの有効面積の拡大であり、また１つは比
誘電率の高い材料の適用である。
【０００４】この中でも、比誘電率の高い材料を用いる
ことは、キャパシタの容量を拡大する上で非常に有効と
なる。従来、キャパシタに用いられる誘電体膜として
は、SiO2膜や、誘電率がSiO2膜の約2倍であるSi3N4膜と
SiO2膜とを用いたNO(Nitride-Oxide)膜、あるいはONO(O
xide-Nitride-Oxide)膜が主なものであったが、このSiO
2膜や、NO膜、ONO膜などでは、物質自体の誘電率が基本
的に低かった。そのため、誘電体膜の薄膜化やキャパシ
タの表面積の拡大といった形状面での改良により、高い
静電容量を確保するには限界があり、誘電体膜には比誘
電率の高い新しい物質が用いられるようになった。
ことは、キャパシタの容量を拡大する上で非常に有効と
なる。従来、キャパシタに用いられる誘電体膜として
は、SiO2膜や、誘電率がSiO2膜の約2倍であるSi3N4膜と
SiO2膜とを用いたNO(Nitride-Oxide)膜、あるいはONO(O
xide-Nitride-Oxide)膜が主なものであったが、このSiO
2膜や、NO膜、ONO膜などでは、物質自体の誘電率が基本
的に低かった。そのため、誘電体膜の薄膜化やキャパシ
タの表面積の拡大といった形状面での改良により、高い
静電容量を確保するには限界があり、誘電体膜には比誘
電率の高い新しい物質が用いられるようになった。
【０００５】例えば、高集積DRAMでは、従来の誘電体膜
に代わる新しい誘電体膜として、(Ba、Sr)TiO3膜(以
下、BSTと記す)、(Pb、Zr)TiO3膜(以下、PZTと記す)、T
a2O5膜などが用いられるようになった。中でもTa2O5膜
は、シリコン窒化膜に比べて、3倍以上の高い誘電率(約
20〜25)を有し、BSTやPZTに比べてエッチングが容易で
あるという優れた特性を有する。さらに、このTa2O5膜
は、CVD法により成長させる場合、ステップカバレッジ
にも優れた特性を示す。ただ、Ta2O5膜では、その不安
定な組成比のために誘電率のバラツキが発生する傾向が
あり、最近ではこれを改善するため、TaONの開発が進め
られている。以下、このような特性を有する酸化タンタ
ル（Ta2O5）を誘電体膜として用いるキャパシタについ
て説明する。
に代わる新しい誘電体膜として、(Ba、Sr)TiO3膜(以
下、BSTと記す)、(Pb、Zr)TiO3膜(以下、PZTと記す)、T
a2O5膜などが用いられるようになった。中でもTa2O5膜
は、シリコン窒化膜に比べて、3倍以上の高い誘電率(約
20〜25)を有し、BSTやPZTに比べてエッチングが容易で
あるという優れた特性を有する。さらに、このTa2O5膜
は、CVD法により成長させる場合、ステップカバレッジ
にも優れた特性を示す。ただ、Ta2O5膜では、その不安
定な組成比のために誘電率のバラツキが発生する傾向が
あり、最近ではこれを改善するため、TaONの開発が進め
られている。以下、このような特性を有する酸化タンタ
ル（Ta2O5）を誘電体膜として用いるキャパシタについ
て説明する。
【０００６】Ta2O5膜を用いたキャパシタでは、キャパ
シタの電極を構成する物質の選択が重要となる。これ
は、例えば、電極にTa2O5膜に対して反応性のあるポリ
シリコン膜等を用いると、Ta2O5膜から酸素が拡散する
ことによりTa2O5膜の組成比が変化し、また拡散した酸
素によって電極が酸化膨張してキャパシタ電極間の距離
が変化するため、キャパシタの静電容量が大きく影響を
受けてしまうからである。
シタの電極を構成する物質の選択が重要となる。これ
は、例えば、電極にTa2O5膜に対して反応性のあるポリ
シリコン膜等を用いると、Ta2O5膜から酸素が拡散する
ことによりTa2O5膜の組成比が変化し、また拡散した酸
素によって電極が酸化膨張してキャパシタ電極間の距離
が変化するため、キャパシタの静電容量が大きく影響を
受けてしまうからである。
【０００７】このTa2O5膜を用いる場合、従来のNO膜を
用いたキャパシタに適用されるMOS（Metal/Oxide/Semic
onductor）構造における半導体素材の酸化膜が、酸化タ
ンタルに代わるので、MIS(Metal/Insulator/Semiconduc
tor)構造となる。ここで、Mはプレートノードとして用
いられる金属電極を示し、Iは絶縁体である誘電体膜を
示し、またSはストレージノードとして用いられるポリ
シリコン膜を示している。
用いたキャパシタに適用されるMOS（Metal/Oxide/Semic
onductor）構造における半導体素材の酸化膜が、酸化タ
ンタルに代わるので、MIS(Metal/Insulator/Semiconduc
tor)構造となる。ここで、Mはプレートノードとして用
いられる金属電極を示し、Iは絶縁体である誘電体膜を
示し、またSはストレージノードとして用いられるポリ
シリコン膜を示している。
【０００８】Ta2O5膜を用いたキャパシタでは、通常、
上部電極であるプレートノードには、ポリシリコン/TiN
の積層構造、またはポリシリコン/WNの積層構造が用い
られ、下部電極であるストレージノードには、RTN(Rapi
d Thermal Nitration)法により表面に熱処理を施された
ポリシリコンが用いられる。
上部電極であるプレートノードには、ポリシリコン/TiN
の積層構造、またはポリシリコン/WNの積層構造が用い
られ、下部電極であるストレージノードには、RTN(Rapi
d Thermal Nitration)法により表面に熱処理を施された
ポリシリコンが用いられる。
【０００９】このMIS構造においても、半導体素子の集
積化に応じて必要な静電容量を確保するためには、上述
したように、誘電体膜であるTa2O5膜を薄膜化するとよ
いが、Ta2O5膜を薄膜化するためには、キャパシタ形成
後の後続する熱処理が重要となる。これは、この熱処理
がキャパシタに及ぼす弊害が無視できないためであり、
この弊害を抑制することによって、より薄いTa2O5膜を
形成することができるからである。なお、Ta2O5膜をど
の程度まで薄くすることができるかについては、明らか
でないが、その限界は約20Å〜30Å程の範囲内と考えら
れる。これは、それ以上に誘電体膜の薄膜化を進める
と、リーク電流が増加するという問題が発生するからで
ある。
積化に応じて必要な静電容量を確保するためには、上述
したように、誘電体膜であるTa2O5膜を薄膜化するとよ
いが、Ta2O5膜を薄膜化するためには、キャパシタ形成
後の後続する熱処理が重要となる。これは、この熱処理
がキャパシタに及ぼす弊害が無視できないためであり、
この弊害を抑制することによって、より薄いTa2O5膜を
形成することができるからである。なお、Ta2O5膜をど
の程度まで薄くすることができるかについては、明らか
でないが、その限界は約20Å〜30Å程の範囲内と考えら
れる。これは、それ以上に誘電体膜の薄膜化を進める
と、リーク電流が増加するという問題が発生するからで
ある。
【００１０】上記弊害を抑制するため、下部電極に、ポ
リシリコンでなく、金属を用いるMIM(Metal/Insulator/
Metal)構造のキャパシタが検討されてた。従来、MIS構
造のキャパシタでは、下部電極にポリシリコン膜を用い
ていたため、Ta2O5への熱処理によりポリシリコン膜が
酸化膨張して有効な酸化膜の厚さ(Tox)が厚くなってし
まい、高集積半導体素子の動作に必要な静電容量を確保
するのには限界があったためである。このMIM構造にし
たがって、ポリシリコン膜のストレージノードに代え
て、金属膜のストレージノードを用いると、自然酸化膜
の形成を抑止して、Ta2O5膜等の酸化膜の有効な厚さを3
0Å程度にまで薄膜化することができた。
リシリコンでなく、金属を用いるMIM(Metal/Insulator/
Metal)構造のキャパシタが検討されてた。従来、MIS構
造のキャパシタでは、下部電極にポリシリコン膜を用い
ていたため、Ta2O5への熱処理によりポリシリコン膜が
酸化膨張して有効な酸化膜の厚さ(Tox)が厚くなってし
まい、高集積半導体素子の動作に必要な静電容量を確保
するのには限界があったためである。このMIM構造にし
たがって、ポリシリコン膜のストレージノードに代え
て、金属膜のストレージノードを用いると、自然酸化膜
の形成を抑止して、Ta2O5膜等の酸化膜の有効な厚さを3
0Å程度にまで薄膜化することができた。
【００１１】また、MIM構造にバリヤメタルを適用する
ことによって、金属膜と、導電性プラグに用いられるポ
リシリコンまたはシリコン基板との反応を防止し、さら
に誘電体膜の成長時にソースガスとして用いられる酸素
の拡散を防止することができた。
ことによって、金属膜と、導電性プラグに用いられるポ
リシリコンまたはシリコン基板との反応を防止し、さら
に誘電体膜の成長時にソースガスとして用いられる酸素
の拡散を防止することができた。
【００１２】
【発明が解決しようとする課題】しかし、上記のような
MIM構造において、金属膜の下部電極としてルテニウム
(Ru)を用いた場合、一般的な低圧化学気相成長(Low Pre
ssure Chemical Vapor Deposition: 以下、LPCVDと記
す)法によりRu層を成長させると、Ru層の表面が粗くな
り、Ru層内に酸素が取り込まれてしまい、これにより、
リーク電流が増加するという問題があった。また、Ru層
内に取り込まれた酸素により、一般的なバリヤメタルで
あるTiNが酸化されてしまい、Ru層が剥がれてしまうな
どの問題があった。そのため、半導体素子に適用するこ
とができなかった。
MIM構造において、金属膜の下部電極としてルテニウム
(Ru)を用いた場合、一般的な低圧化学気相成長(Low Pre
ssure Chemical Vapor Deposition: 以下、LPCVDと記
す)法によりRu層を成長させると、Ru層の表面が粗くな
り、Ru層内に酸素が取り込まれてしまい、これにより、
リーク電流が増加するという問題があった。また、Ru層
内に取り込まれた酸素により、一般的なバリヤメタルで
あるTiNが酸化されてしまい、Ru層が剥がれてしまうな
どの問題があった。そのため、半導体素子に適用するこ
とができなかった。
【００１３】上記のような問題点を解決するため、本発
明は、下部電極としてRuを用いた場合、Ru層の表面が粗
くなるのを抑制することができ、これにより、リーク電
流を抑え、バリヤメタルの酸化を防止することのできる
キャパシタ及びそれを有する半導体素子の製造方法を提
供することを目的としている。
明は、下部電極としてRuを用いた場合、Ru層の表面が粗
くなるのを抑制することができ、これにより、リーク電
流を抑え、バリヤメタルの酸化を防止することのできる
キャパシタ及びそれを有する半導体素子の製造方法を提
供することを目的としている。
【００１４】
【課題を解決するための手段】本発明に係るキャパシタ
の製造方法は、基板上に形成された導電性膜及び絶縁性
膜の表面に、前記キャパシタの下部電極用導電層として
ルテニウム(Ru)層を、プラズマ励起化学気相成長(Plasm
a Enhanced Chemical Vapor Deposition: 以下、PECVD
と記す)法と低圧化学気相成長(Low Pressure Chemical
Vapor Deposition: 以下、LPCVDと記す)法とを順に用い
て成長させる工程と、該下部電極用導電層をパターニン
グして前記キャパシタの下部電極を形成する工程と、前
記下部電極または前記下部電極用導電層の表面に誘電体
膜を形成する工程と、前記誘電体膜の表面に前記キャパ
シタの上部電極を形成する工程とを含むことを特徴とし
ている。
の製造方法は、基板上に形成された導電性膜及び絶縁性
膜の表面に、前記キャパシタの下部電極用導電層として
ルテニウム(Ru)層を、プラズマ励起化学気相成長(Plasm
a Enhanced Chemical Vapor Deposition: 以下、PECVD
と記す)法と低圧化学気相成長(Low Pressure Chemical
Vapor Deposition: 以下、LPCVDと記す)法とを順に用い
て成長させる工程と、該下部電極用導電層をパターニン
グして前記キャパシタの下部電極を形成する工程と、前
記下部電極または前記下部電極用導電層の表面に誘電体
膜を形成する工程と、前記誘電体膜の表面に前記キャパ
シタの上部電極を形成する工程とを含むことを特徴とし
ている。
【００１５】ここで、前記誘電体膜としてTaON膜及びTa
2O5膜のうち、いずれかの膜を用いることが望ましい。
2O5膜のうち、いずれかの膜を用いることが望ましい。
【００１６】また、前記PECVD法によりRu層を成長させ
る処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2C
H3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用
い、基板の温度を200℃〜350℃に保持し、反応ガスとし
てNH3またはH2を用い、該反応ガスの流量を50sccm〜100
0sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2T
orr（267Pa）に保持する条件下で行うことが望ましい。
る処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2C
H3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用
い、基板の温度を200℃〜350℃に保持し、反応ガスとし
てNH3またはH2を用い、該反応ガスの流量を50sccm〜100
0sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2T
orr（267Pa）に保持する条件下で行うことが望ましい。
【００１７】また、前記PECVD法によりRu層を成長させ
る処理を、R.F.電力を30ワット〜400ワットに保持し、
下部ヒータ(SUB HEATER)を接地し、シャワーヘッド(SHO
WER HEAD)を電極とする条件下で行うことが望ましい。
る処理を、R.F.電力を30ワット〜400ワットに保持し、
下部ヒータ(SUB HEATER)を接地し、シャワーヘッド(SHO
WER HEAD)を電極とする条件下で行うことが望ましい。
【００１８】また、前記LPCVD法によりRu層を成長させ
る処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2C
H3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用
い、基板の温度を200℃〜350℃に保持し、反応ガスとし
てO2を用い、該反応ガスの流量を50sccm〜1000sccmに保
持し、反応炉の圧力を0.１Torr（13.3Pa）〜2Torr（267
Pa）に保持する条件下で行うことが望ましい。
る処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2C
H3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用
い、基板の温度を200℃〜350℃に保持し、反応ガスとし
てO2を用い、該反応ガスの流量を50sccm〜1000sccmに保
持し、反応炉の圧力を0.１Torr（13.3Pa）〜2Torr（267
Pa）に保持する条件下で行うことが望ましい。
【００１９】また、前記PECVD法を用いてRu層を成長さ
せる処理と前記LPCVD法を用いてRu層を成長させる処理
とを、同一チャンバにおいて順に行う処理を含むことが
望ましい。
せる処理と前記LPCVD法を用いてRu層を成長させる処理
とを、同一チャンバにおいて順に行う処理を含むことが
望ましい。
【００２０】また、前記誘電体膜を形成する工程が、前
記誘電体膜としてTa2O5膜を成長させる工程と、前記Ta2
O5膜に、N2Oによるプラズマ熱処理または紫外線−オゾ
ン(UV−O3)ガスによる熱処理を施す工程と、N2ガスとO2
ガスとを用いたRTO(Rapid Thermal Oxidation)処理を施
す工程とを含むことが望ましい。
記誘電体膜としてTa2O5膜を成長させる工程と、前記Ta2
O5膜に、N2Oによるプラズマ熱処理または紫外線−オゾ
ン(UV−O3)ガスによる熱処理を施す工程と、N2ガスとO2
ガスとを用いたRTO(Rapid Thermal Oxidation)処理を施
す工程とを含むことが望ましい。
【００２１】ここで、前記Ta2O5膜を成長させる工程
を、タンタルエチレート(Ta(OC2H5)5)をソースガスとし
て用い、反応ガスとしてO2ガスを用い、該反応ガスの流
量を約10sccm〜1000sccmに保持し、反応炉内の圧力を0.
1Torr（13.3Pa）〜2Torr（267Pa）に保持し、基板の温
度を300℃〜400℃に保持する条件下で行うことが望まし
い。
を、タンタルエチレート(Ta(OC2H5)5)をソースガスとし
て用い、反応ガスとしてO2ガスを用い、該反応ガスの流
量を約10sccm〜1000sccmに保持し、反応炉内の圧力を0.
1Torr（13.3Pa）〜2Torr（267Pa）に保持し、基板の温
度を300℃〜400℃に保持する条件下で行うことが望まし
い。
【００２２】また、前記プラズマ熱処理を、300℃〜500
℃の処理温度で行うことが望ましい。
℃の処理温度で行うことが望ましい。
【００２３】また、前記RTO処理工程を、500℃〜650℃
の処理温度、30秒〜60秒の処理時間の条件下で行うこと
が望ましい。
の処理温度、30秒〜60秒の処理時間の条件下で行うこと
が望ましい。
【００２４】また、前記上部電極としてRu膜及びTiN膜
のうちいずれかの膜を用いることが望ましい。
のうちいずれかの膜を用いることが望ましい。
【００２５】一方、本発明に係るキャパシタを有する半
導体素子の製造方法は、半導体基板の上面にコンタクト
ホールを有する第1層間絶縁膜を形成する工程と、前記
コンタクトホール内にプラグ用導電膜を充填して、前記
半導体基板に接続されたコンタクトプラグを形成する工
程と、該コンタクトプラグ及び前記第1層間絶縁膜の上
面に第2絶縁層を形成する工程と、該第2絶縁層をパター
ニングしてストレージノードホールを有する第2層間絶
縁膜を形成する工程と、該ストレージノードホールの内
表面及び前記第2層間絶縁膜の上面に下部電極用導電層
としてルテニウム(Ru）層を、PECVD法とLPCVD法とを順
に用いて成長させる工程と、前記下部電極用導電層をパ
ターニングして、前記キャパシタの下部電極を形成する
工程と、前記下部電極または前記下部電極用導電層の表
面に誘電体膜を形成する工程と、前記誘電体膜の表面に
前記キャパシタの上部電極を形成する工程とを含むこと
を特徴としている。
導体素子の製造方法は、半導体基板の上面にコンタクト
ホールを有する第1層間絶縁膜を形成する工程と、前記
コンタクトホール内にプラグ用導電膜を充填して、前記
半導体基板に接続されたコンタクトプラグを形成する工
程と、該コンタクトプラグ及び前記第1層間絶縁膜の上
面に第2絶縁層を形成する工程と、該第2絶縁層をパター
ニングしてストレージノードホールを有する第2層間絶
縁膜を形成する工程と、該ストレージノードホールの内
表面及び前記第2層間絶縁膜の上面に下部電極用導電層
としてルテニウム(Ru）層を、PECVD法とLPCVD法とを順
に用いて成長させる工程と、前記下部電極用導電層をパ
ターニングして、前記キャパシタの下部電極を形成する
工程と、前記下部電極または前記下部電極用導電層の表
面に誘電体膜を形成する工程と、前記誘電体膜の表面に
前記キャパシタの上部電極を形成する工程とを含むこと
を特徴としている。
【００２６】ここで、前記コンタクトプラグを形成する
工程が、前記コンタクトホール内及び前記第1層間絶縁
膜の上面に、ポリシリコン膜を成長させた後、前記第1
層間絶縁膜の表面が露出し、前記ポリシリコン膜の上面
が前記第1層間絶縁膜の上面より低くなるまでエッチバ
ックして、ポリシリコンプラグを形成する工程と、前記
ポリシリコンプラグ上面にシリサイド膜とバリヤメタル
とを順に形成し、ポリシリコンプラグ、シリサイド膜及
びバリヤメタルからなるコンタクトプラグを形成する工
程とを含むことが望ましい。
工程が、前記コンタクトホール内及び前記第1層間絶縁
膜の上面に、ポリシリコン膜を成長させた後、前記第1
層間絶縁膜の表面が露出し、前記ポリシリコン膜の上面
が前記第1層間絶縁膜の上面より低くなるまでエッチバ
ックして、ポリシリコンプラグを形成する工程と、前記
ポリシリコンプラグ上面にシリサイド膜とバリヤメタル
とを順に形成し、ポリシリコンプラグ、シリサイド膜及
びバリヤメタルからなるコンタクトプラグを形成する工
程とを含むことが望ましい。
【００２７】また、前記シリサイド膜を形成する処理
を、前記ポリシリコンプラグより上方の前記コンタクト
ホール内及び前記第1層間絶縁膜の上面にチタニウム(T
i)層を成長させ、RTP法により熱処理を施して、前記ポ
リシリコンプラグ上面にチタニウムシリサイド(TiSix)
層を形成した後、未反応のTi層をウェットエッチングに
より除去して行うことが望ましい。
を、前記ポリシリコンプラグより上方の前記コンタクト
ホール内及び前記第1層間絶縁膜の上面にチタニウム(T
i)層を成長させ、RTP法により熱処理を施して、前記ポ
リシリコンプラグ上面にチタニウムシリサイド(TiSix)
層を形成した後、未反応のTi層をウェットエッチングに
より除去して行うことが望ましい。
【００２８】また、前記バリヤメタルを形成する処理
を、TiN層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこ
れらを組み合わせたもののうちいずれかを、PVD法また
はCVD法により成長させて行うことが望ましい。
を、TiN層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこ
れらを組み合わせたもののうちいずれかを、PVD法また
はCVD法により成長させて行うことが望ましい。
【００２９】また、前記下部電極を形成する工程は、前
記ストレージノードホールの内表面及び第2層間絶縁膜
の上面に下部電極用導電層としてRu層を、PECVD法とLPC
VD法とを順に用いて成長させる工程と、前記下部電極用
導電層の表面に、前記ストレージノードホールを埋め込
むのに十分厚さの犠牲層を成長させる工程と、前記第2
層間絶縁膜の上面が露出するまで、前記下部電極用導電
層の一部及び前記犠牲層の一部を平坦化処理によって除
去して、前記下部電極用導電層から複数のキャパシタの
下部電極を形成する工程と、前記下部電極の内側に残留
した前記犠牲層を除去する工程と、前記第2層間絶縁膜
をウェットエッチングにより除去する工程とを含むこと
が望ましい。
記ストレージノードホールの内表面及び第2層間絶縁膜
の上面に下部電極用導電層としてRu層を、PECVD法とLPC
VD法とを順に用いて成長させる工程と、前記下部電極用
導電層の表面に、前記ストレージノードホールを埋め込
むのに十分厚さの犠牲層を成長させる工程と、前記第2
層間絶縁膜の上面が露出するまで、前記下部電極用導電
層の一部及び前記犠牲層の一部を平坦化処理によって除
去して、前記下部電極用導電層から複数のキャパシタの
下部電極を形成する工程と、前記下部電極の内側に残留
した前記犠牲層を除去する工程と、前記第2層間絶縁膜
をウェットエッチングにより除去する工程とを含むこと
が望ましい。
【００３０】また、前記誘電体膜としてTaON膜及びTa2O
5膜のうちいずれかの膜を用いることが望ましい。
5膜のうちいずれかの膜を用いることが望ましい。
【００３１】また、前記上部電極としてRu膜及びTiN膜
のうちいずれかの膜を用いることが望ましい。
のうちいずれかの膜を用いることが望ましい。
【００３２】
【発明の実施の形態】本発明に係る実施の形態では、誘
電体膜としてTa2O5膜、またはTaON膜を用いる。TaON膜
は、従来のSiO2膜、Si3N4膜、NO(Nitride-Oxide)膜、ま
たはONO(Oxide-Nitride-Oxide)膜より高い誘電率を有
し、Ta2O5膜の不安定な組成比を改善した誘電体膜であ
る。
電体膜としてTa2O5膜、またはTaON膜を用いる。TaON膜
は、従来のSiO2膜、Si3N4膜、NO(Nitride-Oxide)膜、ま
たはONO(Oxide-Nitride-Oxide)膜より高い誘電率を有
し、Ta2O5膜の不安定な組成比を改善した誘電体膜であ
る。
【００３３】また、本発明に係る実施の形態では、キャ
パシタの下部電極にはルテニウム(Ru)層を用い、該Ru層
を2段階の処理で成長させる。上記2段階の処理とは、ま
ず、PECVD法により反応ガスとしてNH3またはH2を用い、
Ru層を成長させ、成長させたRu層の上面に、LPCVD法に
より反応ガスとしてNH3を用いて、さらにRu層を成長さ
せる処理をいう。
パシタの下部電極にはルテニウム(Ru)層を用い、該Ru層
を2段階の処理で成長させる。上記2段階の処理とは、ま
ず、PECVD法により反応ガスとしてNH3またはH2を用い、
Ru層を成長させ、成長させたRu層の上面に、LPCVD法に
より反応ガスとしてNH3を用いて、さらにRu層を成長さ
せる処理をいう。
【００３４】上記のように、PECVD法により成長させたR
u層の上面に、LPCVD法によりRu層を成長させることによ
って、Ru層の表面が粗くなるのを抑制することができ
る。また、反応ガスとしてNH3を用いることによって、R
u層内に取り込まれた酸素を除去することができる。こ
れにより、誘電体膜となるTaON膜、またはTa2O5膜の成
長後に、熱工程を施しても、バリヤメタルとなるTiN膜
の酸化を防止し、リーク電流を抑えることができる。
u層の上面に、LPCVD法によりRu層を成長させることによ
って、Ru層の表面が粗くなるのを抑制することができ
る。また、反応ガスとしてNH3を用いることによって、R
u層内に取り込まれた酸素を除去することができる。こ
れにより、誘電体膜となるTaON膜、またはTa2O5膜の成
長後に、熱工程を施しても、バリヤメタルとなるTiN膜
の酸化を防止し、リーク電流を抑えることができる。
【００３５】上記2段階の処理の有効性を示す実験デー
タとして、下記に表１を示す。表1は、Ru層をPECVD法と
LPCVD法とを順に用いて成長させた場合のAFM(原子間力
顕微鏡：Atomic Force Microscope)のデータと、LPCVD
法のみを用いて成長させた場合のAFMデータとを比較し
た表である。
タとして、下記に表１を示す。表1は、Ru層をPECVD法と
LPCVD法とを順に用いて成長させた場合のAFM(原子間力
顕微鏡：Atomic Force Microscope)のデータと、LPCVD
法のみを用いて成長させた場合のAFMデータとを比較し
た表である。
【００３６】
【表1】
【００３７】表１中のRms(Root mean square)は、Ru層
の表面粗さを、面内各点での高さの平均値からの差の二
乗平均で表した値であり、P-v(Peak to value)は、同じ
くRu層の表面粗さを、面内各点での高さの最大値と最小
値との差で表した値である。
の表面粗さを、面内各点での高さの平均値からの差の二
乗平均で表した値であり、P-v(Peak to value)は、同じ
くRu層の表面粗さを、面内各点での高さの最大値と最小
値との差で表した値である。
【００３８】表1に示すように、Ru層をPECVD法とLPCVD
法とを順に用いて成長させた場合の方が、単純にLPCVD
法のみを用いて成長させた場合に比べて、表面粗さの度
合いが低く、良好な条件であることがわかる。
法とを順に用いて成長させた場合の方が、単純にLPCVD
法のみを用いて成長させた場合に比べて、表面粗さの度
合いが低く、良好な条件であることがわかる。
【００３９】一方、電荷保存電極となる下部電極の構造
としては、単純スタック構造、シリンダ構造、多重ピン
構造、凹型構造など様々な構造を適用することができ
る。本実施の形態では、上記のうち、シリンダ構造を適
用しているが、他の構造に置き換えることが可能であ
る。
としては、単純スタック構造、シリンダ構造、多重ピン
構造、凹型構造など様々な構造を適用することができ
る。本実施の形態では、上記のうち、シリンダ構造を適
用しているが、他の構造に置き換えることが可能であ
る。
【００４０】また、本発明に係る実施の形態では、キャ
パシタの上部電極は、セルプレートになっており、Ruや
TiNなどで形成する。
パシタの上部電極は、セルプレートになっており、Ruや
TiNなどで形成する。
【００４１】以下、添付した図面を参照しながら、本発
明に係る好ましい実施の形態を詳細に説明する。添付し
た図1〜10は、本発明に係る実施の形態において、半導
体素子の各製造工程における素子の構造を示す断面図で
ある。
明に係る好ましい実施の形態を詳細に説明する。添付し
た図1〜10は、本発明に係る実施の形態において、半導
体素子の各製造工程における素子の構造を示す断面図で
ある。
【００４２】まず、図1は、半導体基板100の上面に第1
絶縁層105を成長させる工程を示している。
絶縁層105を成長させる工程を示している。
【００４３】第1絶縁層105と半導体基板100との間に
は、図示していないが、通常の半導体素子が備える素子
分離膜やゲート酸化膜、ゲート電極およびソース/ドレ
インからなるMOSFET等が形成されている。
は、図示していないが、通常の半導体素子が備える素子
分離膜やゲート酸化膜、ゲート電極およびソース/ドレ
インからなるMOSFET等が形成されている。
【００４４】図2は、第1絶縁層105をパターニングし
て、コンタクトホール110を有する第1層間絶縁膜105Aを
形成する工程を示している。
て、コンタクトホール110を有する第1層間絶縁膜105Aを
形成する工程を示している。
【００４５】コンタクトホール110は、半導体基板100の
表層部に形成されたソース/ドレインのうち、後に形成
するコンタクトプラグに接続される部分の上側に第1絶
縁層105をエッチングして形成される。
表層部に形成されたソース/ドレインのうち、後に形成
するコンタクトプラグに接続される部分の上側に第1絶
縁層105をエッチングして形成される。
【００４６】図3は、コンタクトホール110内にポリシリ
コンプラグ115を形成する工程を示している。
コンプラグ115を形成する工程を示している。
【００４７】ポリシリコンプラグ115は、コンタクトホ
ール110内及び第1層間絶縁膜105Aの上面に、化学気相成
長(CVD)法によりドープトポリシリコン膜を成長させた
後、第1層間絶縁膜105Aの表面が露出し、ポリシリコン
膜の上面が第1層間絶縁膜105Aの上面より低くなるまで
エッチバックすることにより形成される。したがって、
ポリシリコンプラグ115より上方のコンタクトホール内1
10には、充填されずに残った空間があり、ポリシリコン
プラグ115は、第1層間絶縁膜105Aの上面に対して窪んで
いる。
ール110内及び第1層間絶縁膜105Aの上面に、化学気相成
長(CVD)法によりドープトポリシリコン膜を成長させた
後、第1層間絶縁膜105Aの表面が露出し、ポリシリコン
膜の上面が第1層間絶縁膜105Aの上面より低くなるまで
エッチバックすることにより形成される。したがって、
ポリシリコンプラグ115より上方のコンタクトホール内1
10には、充填されずに残った空間があり、ポリシリコン
プラグ115は、第1層間絶縁膜105Aの上面に対して窪んで
いる。
【００４８】図4は、窪んだポリシリコンプラグ115の上
面にシリサイド膜120とバリヤメタル125とを順に形成す
る工程を示している。
面にシリサイド膜120とバリヤメタル125とを順に形成す
る工程を示している。
【００４９】まず、上記エッチバック後に洗浄処理を施
して、ポリシリコンプラグ115より上方のコンタクトホ
ール内110及び第1層間絶縁膜105Aの上面に、チタニウム
(Ti)層を成長させる。そして、RTP(Rapid Thermal Proc
essing)法により熱処理を施して、ポリシリコンプラグ1
15上面にチタニウムシリサイド(TiSix)層を形成した
後、未反応のTiをウェットエッチングにより除去する。
このようにして、シリサイド膜120を形成する。なお、T
iの代わり、WN、Wを用いることができる。このシリサイ
ド膜120は、バリヤメタル125を形成する前にポリシリコ
ンプラグ115との間にオーミックコンタクトを形成し
て、コンタクト抵抗を低下させるためのものである。
して、ポリシリコンプラグ115より上方のコンタクトホ
ール内110及び第1層間絶縁膜105Aの上面に、チタニウム
(Ti)層を成長させる。そして、RTP(Rapid Thermal Proc
essing)法により熱処理を施して、ポリシリコンプラグ1
15上面にチタニウムシリサイド(TiSix)層を形成した
後、未反応のTiをウェットエッチングにより除去する。
このようにして、シリサイド膜120を形成する。なお、T
iの代わり、WN、Wを用いることができる。このシリサイ
ド膜120は、バリヤメタル125を形成する前にポリシリコ
ンプラグ115との間にオーミックコンタクトを形成し
て、コンタクト抵抗を低下させるためのものである。
【００５０】次いで、シリサイド膜120より上方のコン
タクトホール内110及び第1層間絶縁膜105Aの上面に、バ
リヤ導電層を成長させた後、化学機械的研磨(Chemical
Mechanical Polishing、以下CMPと記す)により平坦化し
てバリヤメタル125を形成する。このバリヤメタル125は
誘電体活性化のための酸素雰囲気下での高温熱処理時
に、酸素が下部電極であるストレージノードを介してポ
リシリコンプラグ115に拡散し、ポリシリコンプラグ115
が酸化されるのを防止する役割を果たす。なお、バリヤ
導電層を成長させるには、TiN層、TaN層、TiSiN層、TaS
iN層、TaAlN層及びこれらを組み合わせたもののうちい
ずれかを、PVD法またはCVD法により成長させるとよい。
タクトホール内110及び第1層間絶縁膜105Aの上面に、バ
リヤ導電層を成長させた後、化学機械的研磨(Chemical
Mechanical Polishing、以下CMPと記す)により平坦化し
てバリヤメタル125を形成する。このバリヤメタル125は
誘電体活性化のための酸素雰囲気下での高温熱処理時
に、酸素が下部電極であるストレージノードを介してポ
リシリコンプラグ115に拡散し、ポリシリコンプラグ115
が酸化されるのを防止する役割を果たす。なお、バリヤ
導電層を成長させるには、TiN層、TaN層、TiSiN層、TaS
iN層、TaAlN層及びこれらを組み合わせたもののうちい
ずれかを、PVD法またはCVD法により成長させるとよい。
【００５１】このようにして、コンタクトホール110内
に複数のプラグ用導電膜を充填して、半導体基板100に
接続された、ポリシリコンプラグ115、シリサイド膜120
及びバリヤメタル125からなるコンタクトプラグを形成
する。
に複数のプラグ用導電膜を充填して、半導体基板100に
接続された、ポリシリコンプラグ115、シリサイド膜120
及びバリヤメタル125からなるコンタクトプラグを形成
する。
【００５２】図5は、シリンダ型キャパシタを形成する
ために、コンタクトプラグ及び第1層間絶縁膜105Aの上
面に第2絶縁層130を形成する工程を示している。
ために、コンタクトプラグ及び第1層間絶縁膜105Aの上
面に第2絶縁層130を形成する工程を示している。
【００５３】第2絶縁層130は、シリコン酸化膜やBPSG膜
により形成される。図では単一の層として示されている
が、後述するエッチングの停止層や、リソグラフィ工程
での精度向上のための反射防止層を含む積層構造として
形成することもできる。例えば、第2絶縁層130の下部に
上記停止層を設けることにより、後述するストレージノ
ードホール135（図６）を形成するとき、コンタクトプ
ラグが露出する直前でエッチングを停止させ、その後、
停止層をエッチングすることができる。これにより、エ
ッチング処理を高い精度で制御することができる。した
がって、停止層にはシリコン酸化膜やBPSG膜からなる第
2絶縁層130をエッチングする際に、エッチング選択比を
高くするのに適した、SiN膜、Al2O3膜、SiON膜、または
これらを組合せた膜を用いるとよい。
により形成される。図では単一の層として示されている
が、後述するエッチングの停止層や、リソグラフィ工程
での精度向上のための反射防止層を含む積層構造として
形成することもできる。例えば、第2絶縁層130の下部に
上記停止層を設けることにより、後述するストレージノ
ードホール135（図６）を形成するとき、コンタクトプ
ラグが露出する直前でエッチングを停止させ、その後、
停止層をエッチングすることができる。これにより、エ
ッチング処理を高い精度で制御することができる。した
がって、停止層にはシリコン酸化膜やBPSG膜からなる第
2絶縁層130をエッチングする際に、エッチング選択比を
高くするのに適した、SiN膜、Al2O3膜、SiON膜、または
これらを組合せた膜を用いるとよい。
【００５４】図6は、第2絶縁層130をパターニングして
ストレージノードホール135を有する第2層間絶縁膜130A
を形成する工程を示している。図示したように、ストレ
ージノードホール135により、コンタクトプラグ及び第1
層間絶縁膜105Aの上面が露出されており、このストレー
ジノードホール135内に下部電極を形成する。
ストレージノードホール135を有する第2層間絶縁膜130A
を形成する工程を示している。図示したように、ストレ
ージノードホール135により、コンタクトプラグ及び第1
層間絶縁膜105Aの上面が露出されており、このストレー
ジノードホール135内に下部電極を形成する。
【００５５】図7は、ストレージノードホール135の内表
面及び第2層間絶縁膜130Aの上面に下部電極用導電層140
を成長させる工程を示している。この場合、図示したよ
うに、ストレージノードホール135内に、下部電極用導
電層140を充填するのではなく、その内表面を覆うよう
にする。
面及び第2層間絶縁膜130Aの上面に下部電極用導電層140
を成長させる工程を示している。この場合、図示したよ
うに、ストレージノードホール135内に、下部電極用導
電層140を充填するのではなく、その内表面を覆うよう
にする。
【００５６】本実施の形態では、下部電極用導電層140
としてRu膜を、PECVD法とLPCVD法とを順に用いて成長さ
せている。
としてRu膜を、PECVD法とLPCVD法とを順に用いて成長さ
せている。
【００５７】まず、PECVD法によりRu層を成長させる処
理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)
3(トリ(2,4-オクタネディオネイト)ルテニウム)のガス
を用い、基板の温度を200℃〜350℃に保持し、反応ガス
としてNH3またはH2を用い、該反応ガスの流量を50sccm
〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3P
a）〜2Torr（267Pa）に保持する条件下で行う。また、
R.F.電力を、30ワット〜400ワットに保持し、下部ヒー
タ(SUB HEATER)を接地し、ソースガス又は処理ガスが噴
出されるシャワーヘッド(SHOWER HEAD)を電極とする条
件下で行う。反応ガスとして用いるNH3またはH2ガスに
より、Ru膜に酸素が取り込まれるのを防止する。
理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)
3(トリ(2,4-オクタネディオネイト)ルテニウム)のガス
を用い、基板の温度を200℃〜350℃に保持し、反応ガス
としてNH3またはH2を用い、該反応ガスの流量を50sccm
〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3P
a）〜2Torr（267Pa）に保持する条件下で行う。また、
R.F.電力を、30ワット〜400ワットに保持し、下部ヒー
タ(SUB HEATER)を接地し、ソースガス又は処理ガスが噴
出されるシャワーヘッド(SHOWER HEAD)を電極とする条
件下で行う。反応ガスとして用いるNH3またはH2ガスに
より、Ru膜に酸素が取り込まれるのを防止する。
【００５８】次いで、LPCVD法によりRuを成長させる処
理を、反応ガスにO2ガスを用いるが、その他の条件はPE
CVD法での場合と同様でよい。本実施の形態では、反応
ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2、4-
オクタネディオネイト)ルテニウム)を用い、基板の温度
を200℃〜350℃に保持し、反応ガスであるO2ガスの流量
を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr
（13.3Pa）〜2Torr（267Pa）に保持する条件下で行って
いる。なお、上記PECVD法を用いてRu層成長させる処理
と上記LPCVD法を用いてRu層成長させる処理とを、同一
チャンバにおいて順に行うことが望ましい。
理を、反応ガスにO2ガスを用いるが、その他の条件はPE
CVD法での場合と同様でよい。本実施の形態では、反応
ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2、4-
オクタネディオネイト)ルテニウム)を用い、基板の温度
を200℃〜350℃に保持し、反応ガスであるO2ガスの流量
を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr
（13.3Pa）〜2Torr（267Pa）に保持する条件下で行って
いる。なお、上記PECVD法を用いてRu層成長させる処理
と上記LPCVD法を用いてRu層成長させる処理とを、同一
チャンバにおいて順に行うことが望ましい。
【００５９】図8は、下部電極用導電層140にストレージ
ノード分離処理を施し、第2層間絶縁膜を除去して、下
部電極140Aを形成する工程を示している。
ノード分離処理を施し、第2層間絶縁膜を除去して、下
部電極140Aを形成する工程を示している。
【００６０】ストレージノード分離処理では、まず、下
部電極用導電層140の表面に、ストレージノードホール1
35を埋め込むのに十分な厚さの犠牲層（図示せず）を成
長させる。犠牲層としては、フォトレジストやシリコン
酸化膜などを用いることができる。
部電極用導電層140の表面に、ストレージノードホール1
35を埋め込むのに十分な厚さの犠牲層（図示せず）を成
長させる。犠牲層としては、フォトレジストやシリコン
酸化膜などを用いることができる。
【００６１】次いで、第2層間絶縁膜130Aの上面が露出
するまで、下部電極用導電層140の一部及び犠牲層の一
部を、エッチバックまたはCMP方法などの平坦化処理に
よって除去して、下部電極用導電層140をパターニング
し、下部電極用導電層140から複数のキャパシタの下部
電極140Aを形成する。なお、図では下部電極140Aが１つ
しか示されていないが、これは隣接するキャパシタの図
示を省略しているためである。
するまで、下部電極用導電層140の一部及び犠牲層の一
部を、エッチバックまたはCMP方法などの平坦化処理に
よって除去して、下部電極用導電層140をパターニング
し、下部電極用導電層140から複数のキャパシタの下部
電極140Aを形成する。なお、図では下部電極140Aが１つ
しか示されていないが、これは隣接するキャパシタの図
示を省略しているためである。
【００６２】このストレージノード分離処理だけでは、
断面がコ字状の前記下部電極140Aの内側に犠牲層が残留
している。そこで次に、この下部電極140Aの内側に残留
した犠牲層をアッシングやウェットエッチング等によっ
て除去する。犠牲層にフォトレジストを用いる場合に
は、残留した犠牲層をアッシュによって除去することが
望ましく、犠牲層にシリコン酸化膜を用いる場合には、
犠牲層をウェットエッチングによって除去することが望
ましい。
断面がコ字状の前記下部電極140Aの内側に犠牲層が残留
している。そこで次に、この下部電極140Aの内側に残留
した犠牲層をアッシングやウェットエッチング等によっ
て除去する。犠牲層にフォトレジストを用いる場合に
は、残留した犠牲層をアッシュによって除去することが
望ましく、犠牲層にシリコン酸化膜を用いる場合には、
犠牲層をウェットエッチングによって除去することが望
ましい。
【００６３】次いで、第2層間絶縁膜130Aをウェットエ
ッチングにより除去してシリンダ構造の下部電極140Aを
形成する。
ッチングにより除去してシリンダ構造の下部電極140Aを
形成する。
【００６４】図9は、下部電極140Aの表面に誘電体膜145
を形成する工程を示している。
を形成する工程を示している。
【００６５】本実施の形態では誘電体膜145としてTa2O5
膜を成長させる。この場合、ソースガスとしてタンタル
エチレート(Ta(OC2H5)5)を用いるが、このタンタルエチ
レートは、常温では液体であるので、170℃〜190℃に保
持する気化器で気体状態にしておく。そして、反応ガス
としてO2ガスを用い、その流量を約10sccm〜1000sccmに
保持し、反応炉内の圧力を0.1Torr（13.3Pa）〜2Torr
（267Pa）に保持し、基板の温度を300℃〜400℃に保持
する条件下で、Ta2O5膜を成長させる。
膜を成長させる。この場合、ソースガスとしてタンタル
エチレート(Ta(OC2H5)5)を用いるが、このタンタルエチ
レートは、常温では液体であるので、170℃〜190℃に保
持する気化器で気体状態にしておく。そして、反応ガス
としてO2ガスを用い、その流量を約10sccm〜1000sccmに
保持し、反応炉内の圧力を0.1Torr（13.3Pa）〜2Torr
（267Pa）に保持し、基板の温度を300℃〜400℃に保持
する条件下で、Ta2O5膜を成長させる。
【００６６】次いで、Ta2O5膜内での酸素の不足を補
い、また膜内から炭素を除去するため、300℃〜500℃の
処理温度でN2Oによるプラズマ熱処理を施す。別の実施
の形態では、上記プラズマ熱処理に代えて、紫外線によ
り活性化された紫外線−オゾン(UV−O3)ガスによる熱処
理を施してもよい。
い、また膜内から炭素を除去するため、300℃〜500℃の
処理温度でN2Oによるプラズマ熱処理を施す。別の実施
の形態では、上記プラズマ熱処理に代えて、紫外線によ
り活性化された紫外線−オゾン(UV−O3)ガスによる熱処
理を施してもよい。
【００６７】次いでN2ガスとO2ガスとを用いて、500℃
〜650℃の処理温度、30秒〜60秒の処理時間の条件下
で、RTO(Rapid Thermal Oxidation)処理工程を行う。こ
れにより、Ta2O5膜は多結晶化される。
〜650℃の処理温度、30秒〜60秒の処理時間の条件下
で、RTO(Rapid Thermal Oxidation)処理工程を行う。こ
れにより、Ta2O5膜は多結晶化される。
【００６８】図10は、誘電体膜145の表面にキャパシタ
の上部電極150を形成する工程を示している。本実施の
形態では、上部電極としてRu膜を成長させるが、TiN膜
を用いることもできる。
の上部電極150を形成する工程を示している。本実施の
形態では、上部電極としてRu膜を成長させるが、TiN膜
を用いることもできる。
【００６９】なお、本実施の形態では、下部電極をシリ
ンダ構造とし、下部電極をパターニングした後に誘電体
膜を形成しているが、別の実施の形態では、下部電極を
例えば、単純スタック構造とし、下部電極用導電層の表
面に誘電体膜を成長させて、下部電極と誘電体膜とを連
続的にパターニングすることもできる。
ンダ構造とし、下部電極をパターニングした後に誘電体
膜を形成しているが、別の実施の形態では、下部電極を
例えば、単純スタック構造とし、下部電極用導電層の表
面に誘電体膜を成長させて、下部電極と誘電体膜とを連
続的にパターニングすることもできる。
【００７０】また、本実施の形態では、誘電体膜として
Ta2O5膜を用いたが、別の実施の形態では、TaON膜を用
いることができる。
Ta2O5膜を用いたが、別の実施の形態では、TaON膜を用
いることができる。
【００７１】
【発明の効果】本発明によれば、PECVD法により成長さ
せたRu膜表面に、LPCVD法によりRu膜を成長させること
によって、従来のMIM構造のキャパシタに比べて、Ru層
の表面が粗くなるのを抑制することができる。
せたRu膜表面に、LPCVD法によりRu膜を成長させること
によって、従来のMIM構造のキャパシタに比べて、Ru層
の表面が粗くなるのを抑制することができる。
【００７２】また、本発明によれば、PECVD法によりRu
膜を成長させるとき、反応ガスとしてNH3またはH2を用
い、さらにLPCVD法によりRu膜を成長させるとき、反応
ガスとしてNH3ガスを用いて、膜内に酸素が取り込まれ
るのを防止することができる。これにより、後続する熱
処理時に、バリヤメタルが酸化されるを防止し、キャパ
シタのリーク電流を低減することができるという優れた
効果がある。
膜を成長させるとき、反応ガスとしてNH3またはH2を用
い、さらにLPCVD法によりRu膜を成長させるとき、反応
ガスとしてNH3ガスを用いて、膜内に酸素が取り込まれ
るのを防止することができる。これにより、後続する熱
処理時に、バリヤメタルが酸化されるを防止し、キャパ
シタのリーク電流を低減することができるという優れた
効果がある。
【図1】 本発明の実施の形態において、半導体基板の
上面に第1層間絶縁層を成長させた状態を示す断面図で
ある。
上面に第1層間絶縁層を成長させた状態を示す断面図で
ある。
【図2】 本発明の実施の形態において、コンタクトホ
ールを有する第1層間絶縁膜を形成した状態を示す断面
図である。
ールを有する第1層間絶縁膜を形成した状態を示す断面
図である。
【図3】 本発明の実施の形態において、コンタクトホ
ール内にポリシリコンプラグを形成した状態を示す断面
図である。
ール内にポリシリコンプラグを形成した状態を示す断面
図である。
【図4】 本発明の実施の形態において、窪んだポリシ
リコンプラグの上面にシリサイド膜とバリヤメタルとを
順に形成した状態を示す断面図である。
リコンプラグの上面にシリサイド膜とバリヤメタルとを
順に形成した状態を示す断面図である。
【図5】 本発明の実施の形態において、コンタクトプ
ラグ及び第1層間絶縁膜の上面に第2層間絶縁層を形成し
た状態を示す断面図である。
ラグ及び第1層間絶縁膜の上面に第2層間絶縁層を形成し
た状態を示す断面図である。
【図6】 本発明の実施の形態において、ストレージノ
ードホールを有する第2層間絶縁膜を形成した状態を示
す断面図である。
ードホールを有する第2層間絶縁膜を形成した状態を示
す断面図である。
【図7】 本発明の実施の形態において、ストレージノ
ードホールの内表面及び第2層間絶縁膜の上面に下部電
極導電層を形成した状態を示す断面図である。
ードホールの内表面及び第2層間絶縁膜の上面に下部電
極導電層を形成した状態を示す断面図である。
【図8】 本発明の実施の形態において、下部電極用導
電層にストレージノード分離処理を施し、第2層間絶縁
膜を除去して、下部電極を形成した状態を示す断面図で
ある。
電層にストレージノード分離処理を施し、第2層間絶縁
膜を除去して、下部電極を形成した状態を示す断面図で
ある。
【図9】 本発明の実施の形態において、下部電極の表
面に誘電体膜を形成した状態を示す断面図である。
面に誘電体膜を形成した状態を示す断面図である。
【図10】 本発明の実施の形態において、誘電体膜の表
面に上部電極を形成した状態を示す断面図である。
面に上部電極を形成した状態を示す断面図である。
100 半導体基板
105 第1絶縁層
105A 第1層間絶縁膜
110 コンタクトホール
115 ポリシリコンプラグ
120 シリサイド膜
125 バリヤメタル
130 第2絶縁層
130A 第2層間絶縁膜
135 ストレージノードホール
140 下部電極用導電層
140Ａ 下部電極
145 誘電体膜
150 上部電極
フロントページの続き
Ｆターム(参考） 4K030 AA11 AA13 AA17 BA01 FA01
FA10 HA01 JA05 JA09 JA10
JA16 KA17 LA15
5F058 BA11 BA20 BC03 BF27 BF29
BH01 BH16 BH17
5F083 AD21 AD24 AD49 AD56 AD60
GA27 JA02 JA05 JA06 JA14
JA15 JA35 JA38 JA39 JA40
MA06 MA17 PR13 PR16 PR21
PR34 PR39 PR40
Claims (18)
- 【請求項1】 キャパシタの製造方法において、 基板上に形成された導電性膜及び絶縁性膜の表面に、前
記キャパシタの下部電極用導電層としてルテニウム(Ru)
層を、プラズマ励起化学気相成長(Plasma Enhanced Che
mical Vapor Deposition: 以下、PECVDと記す)法と低圧
化学気相成長(Low Pressure Chemical Vapor Depositio
n: 以下、LPCVDと記す)法とを順に用いて成長させる工
程と、 該下部電極用導電層をパターニングして前記キャパシタ
の下部電極を形成する工程と、 前記下部電極または前記下部電極用導電層の表面に誘電
体膜を形成する工程と、 前記誘電体膜の表面に前記キャパシタの上部電極を形成
する工程とを含むことを特徴とするキャパシタの製造方
法。 - 【請求項2】 前記誘電体膜としてTaON膜及びTa2O5膜の
うち、いずれかの膜を用いることを特徴とする請求項1
記載のキャパシタの製造方法。 - 【請求項3】 前記PECVD法によりRu層を成長させる処理
を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(ト
リ(2,4-オクタネディオネイト)ルテニウム)を用い、基
板の温度を200℃〜350℃に保持し、反応ガスとしてNH3
またはH2を用い、該反応ガスの流量を50sccm〜1000sccm
に保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2Torr
（267Pa）に保持する条件下で行うことを特徴とする請
求項1記載のキャパシタの製造方法。 - 【請求項4】 前記PECVD法によりRu層を成長させる処理
を、R.F.電力を30ワット〜400ワットに保持し、下部ヒ
ータ(SUB HEATER)を接地し、シャワーヘッド(SHOWER HE
AD)を電極とする条件下で行うことを特徴とする請求項1
または請求項3記載のキャパシタの製造方法。 - 【請求項5】 前記LPCVD法によりRu層を成長させる処理
を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(ト
リ(2,4-オクタネディオネイト)ルテニウム)を用い、基
板の温度を200℃〜350℃に保持し、反応ガスとしてO2を
用い、該反応ガスの流量を50sccm〜1000sccmに保持し、
反応炉の圧力を0.１Torr（13.3Pa）〜2Torr（267Pa）に
保持する条件下で行うことを特徴とする請求項1記載の
キャパシタの製造方法。 - 【請求項6】 前記PECVD法を用いてRu層を成長させる処
理と前記LPCVD法を用いてRu層を成長させる処理とを、
同一チャンバにおいて順に行う処理を含むことを特徴と
する請求項1記載のキャパシタの製造方法。 - 【請求項7】 前記誘電体膜を形成する工程が、 前記誘電体膜としてTa2O5膜を成長させる工程と、 前記Ta2O5膜に、N2Oによるプラズマ熱処理または紫外線
−オゾン(UV−O3)ガスによる熱処理を施す工程と、 N2ガスとO2ガスとを用いたRTO(Rapid Thermal Oxidatio
n)処理を施す工程とを含むことを特徴とする請求項2記
載のキャパシタの製造方法。 - 【請求項8】 前記Ta2O5膜を成長させる工程を、 タンタルエチレート(Ta(OC2H5)5)をソースガスとして用
い、反応ガスとしてO2ガスを用い、該反応ガスの流量を
約10sccm〜1000sccmに保持し、反応炉内の圧力を0.1Tor
r（13.3Pa）〜2Torr（267Pa）に保持し、基板の温度を3
00℃〜400℃に保持する条件下で行うことを特徴とする
請求項7記載のキャパシタの製造方法。 - 【請求項9】 前記プラズマ熱処理を、 300℃〜500℃の処理温度で行うことを特徴とする請求項
7記載のキャパシタの製造方法。 - 【請求項10】 前記RTO処理工程を、 500℃〜650℃の処理温度、30秒〜60秒の処理時間の条件
下で行うことを特徴とする請求項7記載のキャパシタの
製造方法。 - 【請求項11】 前記上部電極としてRu膜及びTiN膜のう
ちいずれかの膜を用いることを特徴とする請求項1記載
のキャパシタの製造方法。 - 【請求項12】 キャパシタを有する半導体素子の製造方
法において、 半導体基板の上面にコンタクトホールを有する第1層間
絶縁膜を形成する工程と、 前記コンタクトホール内にプラグ用導電膜を充填して、
前記半導体基板に接続されたコンタクトプラグを形成す
る工程と、 該コンタクトプラグ及び前記第1層間絶縁膜の上面に第2
絶縁層を形成する工程と、 該第2絶縁層をパターニングしてストレージノードホー
ルを有する第2層間絶縁膜を形成する工程と、 該ストレージノードホールの内表面及び前記第2層間絶
縁膜の上面に下部電極用導電層としてルテニウム(Ru）
層を、PECVD法とLPCVD法とを順に用いて成長させる工程
と、 前記下部電極用導電層をパターニングして、前記キャパ
シタの下部電極を形成する工程と、 前記下部電極または前記下部電極用導電層の表面に誘電
体膜を形成する工程と、 前記誘電体膜の表面に前記キャパシタの上部電極を形成
する工程とを含むことを特徴とするキャパシタを有する
半導体素子の製造方法。 - 【請求項13】 前記コンタクトプラグを形成する工程
が、 前記コンタクトホール内及び前記第1層間絶縁膜の上面
に、ポリシリコン膜を成長させた後、前記第1層間絶縁
膜の表面が露出し、前記ポリシリコン膜の上面が前記第
1層間絶縁膜の上面より低くなるまでエッチバックし
て、ポリシリコンプラグを形成する工程と、 前記ポリシリコンプラグ上面にシリサイド膜とバリヤメ
タルとを順に形成し、ポリシリコンプラグ、シリサイド
膜及びバリヤメタルからなるコンタクトプラグを形成す
る工程とを含むことを特徴とする請求項12記載の半導体
素子の製造方法。 - 【請求項14】 前記シリサイド膜を形成する処理を、前
記ポリシリコンプラグより上方の前記コンタクトホール
内及び前記第1層間絶縁膜の上面にチタニウム(Ti)層を
成長させ、RTP法により熱処理を施して、前記ポリシリ
コンプラグ上面にチタニウムシリサイド(TiSix)層を形
成した後、未反応のTi層をウェットエッチングにより除
去して行うことを特徴とする請求項13記載のキャパシタ
を有する半導体素子の製造方法。 - 【請求項15】 前記バリヤメタルを形成する処理を、Ti
N層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこれらを
組み合わせたもののうちいずれかを、PVD法またはCVD法
により成長させて行うことを特徴とする請求項13記載の
キャパシタを有する半導体素子の製造方法。 - 【請求項16】 前記下部電極を形成する工程は、 前記ストレージノードホールの内表面及び第2層間絶縁
膜の上面に下部電極用導電層としてRu層を、PECVD法とL
PCVD法とを順に用いて成長させる工程と、 前記下部電極用導電層の表面に、前記ストレージノード
ホールを埋め込むのに十分厚さの犠牲層を成長させる工
程と、 前記第2層間絶縁膜の上面が露出するまで、前記下部電
極用導電層の一部及び前記犠牲層の一部を平坦化処理に
よって除去して、前記下部電極用導電層から複数のキャ
パシタの下部電極を形成する工程と、 前記下部電極の内側に残留した前記犠牲層を除去する工
程と、 前記第2層間絶縁膜をウェットエッチングにより除去す
る工程とを含むことを特徴とする請求項12記載のキャパ
シタを有する半導体素子の製造方法。 - 【請求項17】 前記誘電体膜としてTaON膜及びTa2O5膜
のうちいずれかの膜を用いることを特徴とする請求項12
記載のキャパシタを有する半導体素子の製造方法。 - 【請求項18】 前記上部電極としてRu膜及びTiN膜のう
ちいずれかの膜を用いることを特徴とする請求項12記載
のキャパシタを有する半導体素子の製造方法。
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