JP2003017592A - 半導体素子のキャパシタ形成方法 - Google Patents

半導体素子のキャパシタ形成方法

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京 民 金
Kanso So
翰 相 宋
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Abstract

(57)【要約】 【課題】 誘電率が高いTaONまたはTa2O5誘電体膜を形
成する際に、Cl基による損傷が少なく、電気的特性に優
れたキャパシタを形成することができる半導体素子のキ
ャパシタの形成方法を提供する。 【解決手段】 半導体基板100上に下部電極110を形成す
るステップと、下部電極110上にTa化合物系誘電体膜115
を形成するステップと、誘電体膜115上に、原子層成長
法により上部電極用の第1TiN膜を形成するステップと、
第1TiN膜を酸化処理するステップと、酸化処理された第
１TiN膜125上に、ＰＶＤ法により上部電極用の第2TiN膜
130を形成するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造方法に関し、特に、半導体素子におけるキャパシタ
の形成方法に関する。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory)な
どの半導体メモリは、その集積度が次第に高くなってき
ている。それに伴って、記憶情報の基本単位である1ビ
ット分を記憶するメモリセルの面積をよりに小さくする
必要が生じてきている。このメモリセルはキャパシタを
含んでおり、メモリセルを縮小する場合に、それに応じ
てキャパシタの面積も縮小することができないという問
題点がある。
【０００３】キャパシタの面積を縮小することができな
い理由は、キャパシタの面積を小さくすると、ソフトエ
ラーが発生しやすくなるからである。ソフトエラーを防
止し、安定な動作を維持するためには、単位セル当たり
に一定量以上の静電容量を必要とし、静電容量に応じた
キャパシタの面積を必要とするからである。
【０００４】したがって、限られた面積のセル内に設け
られるキャパシタの静電容量を大きくするための研究開
発が行われてきた。その研究開発は、大概次の3つの方
法を対象に進められてきた。すなわち、キャパシタを構
成する誘電体の厚さの減少、キャパシタの有効面積の増
加、比誘電率の高い材料の使用である。
【０００５】これらの方法の中で、比誘電率の高い材料
を使用する方法について、以下に詳しく説明する。従来
のキャパシタに用いられている誘電体膜は、SiO2などの
酸化物と誘電率がSiO2のほぼ2倍であるSi3N4などの窒化
物とを用いたNO(Nitride-Oxide)、またはONO(Oxide-Nit
ride-Oxide)膜が主なものであった。しかし、SiO2、N
O、ONO膜などは、材料自体の誘電率が本質的に小さい。
そのため、誘電体膜の厚さを薄くしても、表面積を広く
しても、静電容量の上昇には限界があり、新しい材料の
導入に期待せざるを得ないという状況になっていた。
【０００６】結局、集積度が高いDRAMに対しては、既存
の誘電体に代わる材料として、(Ba,Sr)TiO3(以下、BST
と記す)、(Pb,Zr)TiO3(以下、PZTと記す)、Ta2O5などの
誘電体が採用されるようになった。
【０００７】これら誘電体の中で、Ta2O5は、シリコン
窒化物(Si3N4)に比べて、比誘電率(約20ないし25)が3倍
以上と高く、また、BSTやPZTに比べてエッチングが容易
という特長を有している。さらに、Ta2O5には、CVD法に
より薄膜を成長させる場合、ステップカバレージに優れ
るという特長がある。ただし、Ta2O5を構成するTaとOの
化学量論量が不安定なために、最近はそれに代わるもの
として、TaONの開発も行われている。
【０００８】上記のTa2O5を誘電体膜として用いるキャ
パシタでは、強誘電体としてのTa2O5の特性に、電極材
料が大きな影響を及ぼす。そのために、次のようなキャ
パシタの構造が選択されている。
【０００９】Ta2O5を用いるキャパシタの積層構造は、
既存のNOキャパシタとは異なって、MIS(Metal/Insulato
r/Silicon)構造である。ここで、“M”は、プレートノ
ードに用いられる金属電極、“I”は、絶縁体である誘
電体、“S”は、ストレージノードに用いられるポリシ
リコンを示している。このTa2O5キャパシタの上部電極
であるプレート電極には、通常ポリシリコン/TiNや、ポ
リシリコン/WNの積層構造のものが用いられる。また、
下部電極であるストレージ電極には、その表面がRTN(Ra
pid Thermal Nitridation)処理されたポリシリコンが用
いられている。
【００１０】MIS構造が採用されているDRAMの高集積化
の際に、適正な静電容量を確保する対策には、誘電体膜
であるTa2O5の厚さを薄くする方法が採られている。し
かし、Ta2O5キャパシタの誘電体膜の厚さは、キャパシ
タを形成した後の熱処理工程、キャパシタの電気的特性
と重要な関係がある。
【００１１】すなわち、キャパシタを形成した後の熱処
理工程の観点からは、Ta2O5膜の厚さが薄いほど熱負担
が小さいので、薄い方が好ましい。一方、Ta2O5膜の厚
さが薄すぎると、リーク電流が増加しキャパシタの電気
的特性が悪くなるという問題がある。
【００１２】一方、形成可能な膜の厚さは明らかになっ
ていないが、その限界はおおよそ20Åないし30Å程度と
推定される。このような厚さよりさらに薄くなると、上
記のリーク電流が増加するという問題を無視することが
できなくなる。したがって、Ta2O5の厚さを薄くするだ
けの方法には限界があり、DRAMの高集積化に伴う問題の
解決策にはならない。
【００１３】このような問題を解決するために、下部電
極として金属を用いるとともに、誘電体膜の厚さを薄く
する方法が試みられている。すなわち、下部電極用の材
料として、表面に自然酸化膜が形成されやすいポリシリ
コンストレージノードに代えて、金属ストレージノード
を用いる方法である。金属ストレージノードを用いるこ
とにより、誘電体膜の厚さを薄くする上で障害となって
いる自然酸化膜の発生を防止することができるので、Ta
2O5膜の厚さをさらに薄くすることができる。
【００１４】しかし、MIM(Metal-Insulator-Metal)構造
のキャパシタの誘電体膜をTa2O5で形成し膜厚を薄くす
る場合にも、上述の方法と同様にリーク電流が増加する
という問題がある。すなわち、下部電極として金属を用
いると、下部電極の膜質が、リーク電流特性に顕著な影
響を及ぼす。一方、金属でキャパシタ電極を形成する場
合には、ストレージノードと下部電極との接続用プラグ
を構成するポリシリコンまたはシリコン基板と、電極用
の金属との間の反応を防止する必要がある。この反応
は、誘電体膜を形成する際に、ソースに用いられる材料
に含まれている酸素がプラグまたは基板に拡散すること
によって生じる反応である。したがって、その反応を防
止するために、バリヤ層を形成することが必要になって
くる。
【００１５】また、Ta2O5またはTiONをキャパシタの誘
電体膜として用いる場合、上部電極としてどのような材
料が用いられるかによって、Ta2O5膜の誘電特性が変わ
る。一方、窒化チタニウム(TiN)膜は、他の導電性材料
に比べて、誘電特性が安定している。また、TiN膜は化
学気相成長(CVD)法により形成することができるため、
薄膜の形成性に優れている。そのために、TiNは上部電
極用材料として、広く採用されている。
【００１６】上部電極にTiNを用いる場合には、TiNの電
気的特性が薄膜形成の際の加熱温度の影響を受け、加熱
温度が低い方が電気的特性は良好である。しかし、原料
にTiCl4を用いる必要があるため、低い温度でTiNを形成
すると、Cl基によりTaON膜が損傷を受けやすい。また、
TiN膜の形成温度が低いと、緻密なTiN膜が得られない。
そのため、TaON膜またはTa2O5膜とTiN膜との界面に、還
元された金属Taが残存し、リーク電流が増加する原因と
なる。したがって、この場合にも、TaONまたはTa2O5キ
ャパシタの電気的特性を満足しないという問題点が生じ
る。
【００１７】
【発明が解決しようとする課題】本発明は、前記のよう
な問題点を解決するためになされたものであって、キャ
パシタ用の誘電率が高いTaONまたはTa2O5膜を形成する
際のCl基による損傷が軽微で、電気的特性に優れた誘電
体膜が得られる、半導体素子のキャパシタ形成方法を提
供することを目的としている。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体素子のキャパシタ形成方法は、
半導体基板上に下部電極を形成するステップと、該下部
電極上に、Ta化合物誘電体膜を形成するステップと、該
誘電体膜上に、原子層成長法により上部電極用の第1TiN
膜を形成するステップと、該第１TiN膜を酸化処理する
ステップと、酸化された前記第１TiN膜上に、ＰＶＤ
（物理気相成長）法により上部電極用の第2TiN膜を形成
するステップとを含むことを特徴としている。
【００１９】上記の誘電体膜は、Ta化合物の誘電体で形
成され、Ta化合物とは具体的にはTa 2O5またはTaONであ
る。TaONは、従来用いられているSiO2、Si3N4、NO(Nitr
ide-Oxide)またはONO(Oxide-Nitride-Oxide)などより高
い誘電率を有している。なお、Ta2O5の場合には、各元
素の化学量論比が不安定という短所があるが、TaONは、
そのような短所が改善され、誘電率も高いという優れた
特性を有している。
【００２０】本発明に係る好ましい実施の形態では、Ta
ON誘電体膜を用い、上部電極であるTiN膜を形成する前
に、NH3ガスを用いたプラズマ処理を行う。この処理に
よって、TiNを形成する際に発生するCl基によるTaON誘
電体薄膜の損傷を防止する。
【００２１】現在、実際に用いられている半導体素子の
キャパシタは、下部電極の構造が単純スタック構造、シ
リンダー構造、多層フィン構造及び凹状構造など多様で
ある。また、このような素子の下部電極は段差が大きい
ため、Ta2O5またはTaON膜は、ステップカバレージに優
れていなければならない。
【００２２】本発明が対象としている半導体素子では、
下部電極は電荷蓄積電極、上部電極はセルプレートとな
る。電荷蓄積電極の構造には、単純スタック構造、シリ
ンダー構造、多層フィン構造及び凹状構造などがあり、
いずれの構造も本発明の対象となる。また、本発明に係
る好ましい実施の形態は、TiN/Ti膜を下部電極とするMI
M構造である。しかし、下部電極には、その他にRu、P
t、Ir、Os、W、Mo、Co、Ni、Au、Aｇなどの金属及びRuO
2、IrO2のような酸化物を用いることができる。さら
に、不純物がドーピングされたポリシリコン層を利用す
るMIS構造の電極とすることもできる。
【００２３】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態を、添付する図面を参照し詳しく説明する。
【００２４】図1は、本発明に係る半導体素子のキャパ
シタの形成方法を説明するための図であり、半導体基板
100にプラグ用ポリシリコン層105及びTi/TiN膜110を形
成した状態を示す部分拡大断面図である。
【００２５】図１には示されていないが、半導体基板10
0の上には層間絶縁膜が形成されており、また、半導体
基板100には素子分離領域用の酸化膜やゲート酸化膜が
形成されている。さらに、ゲート電極とソース/ドレイ
ン領域とにより構成されるMOS型電界効果トランジスタM
OSFETが形成されている。
【００２６】上記のような半導体基板100に、プラグ用
ポリシリコン層105を形成した後、ポリシリコン層105の
表面をHFまたは緩衝酸化エッチング剤でエッチングする
ことにより、自然酸化膜(図示省略)を除去する。次い
で、接着層であるTi層を形成し、さらに、酸素の拡散防
止用のバリヤ層であるTiN層を形成した後、下部電極で
あるTiN/Ti膜110を形成する。
【００２７】図2は、本発明に係る半導体素子のキャパ
シタの形成方法を説明するための図であり、図１に示し
たTi/TiN膜110の上に、さらに、TaON誘電体膜115を形成
した状態を示す部分拡大断面図である。
【００２８】TaON誘電体膜115の形成に用いられる反応
原料のタンタルエチレート(Ta(OC2H5)5)は、室温では液
体であるので、170℃ないし190℃に保持された気化器に
よりガス化する。また、反応ガスであるNH3ガスを10scc
mないし1000sccm程度流しながら、反応炉内の圧力を0.1
torr(13.3Pa)ないし2torr(266Pa)に保持し、300℃ない
し400℃に加熱された半導体基板100上にTaON誘電体膜11
5を形成する。
【００２９】図3は、本発明に係る半導体素子のキャパ
シタの形成方法を説明するための図であり、図２に示し
たTaON誘電体膜115を形成した後、さらに、N2ガスとO2
ガスを用いたプラズマ酸化およびRTO(Rapid Thermal Ox
idation)処理を行っている状態を示す部分拡大断面図で
ある。
【００３０】TaON誘電体膜115を十分に酸化させるとと
もに、TaON誘電体膜115内の炭素を除去するために、300
℃ないし500℃の温度で、1分ないし5分間、N2ガスとO2
ガスを利用してプラズマ酸化処理を行なう（第１の酸化
処理）。このプラズマ酸化処理に代えて、紫外線-オゾ
ンガス(UV-O3)処理を行うこともできる。
【００３１】次いで、500℃ないし650℃の温度でN2ガス
とO2ガスとを用いて、30秒ないし60秒間、RTO処理を実
施する（第２の酸化処理）。この処理によって、強誘電
体膜と下部電極であるTiN/Ti膜110との界面を安定化さ
せると同時に、誘電体膜、すなわちTaONまたはTa2O5誘
電体膜を結晶化させることによって、誘電体の誘電率を
高くすることができる。
【００３２】図4は、本実施の形態に係る半導体素子の
キャパシタの形成方法を説明するための図であり、原子
層成長法により、第1TiN膜を形成した状態を示す部分拡
大断面図である。
【００３３】原子層成長(Atomic Layer Deposition、以
下、ALDと記す)法は、通常の化学気相成長（以下、CVD
と記す）法と類似しているが、CVD法は、前駆体が気体
状態で反応する現象を利用するのに対し、ALDは、前駆
体間の表面反応を利用する点で相違している。
【００３４】表面反応を利用するALD法の最も大きな長
所は、形成される膜の厚さが均一であることと、ステッ
プカバレージに優れていることである。１種類のガス状
の前駆体が供給されると、その前駆体は化学吸着が可能
な全ての表面サイトに吸着される。吸着されなかった残
りのガス状の前駆体は、パージガスにより系外に除去さ
れる。その後、他の種類の前駆体がさらに表面に吸着す
るので、常に一定の速度で薄膜が成長する。
【００３５】一例として、A前駆体とB前駆体とを用いる
ALDでは、A前駆体の供給→N2ガス(またはArガス)パージ
→B前駆体の供給→N2ガス(またはArガス)パージの過程
を１サイクルとする。このサイクルを繰り返すことによ
って、目標の厚さの膜を成長させる。なお、膜の成長速
度は、１サイクル当たりに成長する膜の厚さで表示す
る。
【００３６】本実施の形態に係る半導体素子のキャパシ
タの形成方法では、ALD法によりTiN膜を成長させる場
合、1サイクルの処理とその順序は次のようになる。す
なわち、反応ソースTiCl4ガスの供給→N2ガス(またはAr
ガス)パージ→NH3ガスの供給→N2ガス(またはArガス)パ
ージである。このようなサイクルを繰り返して目標とす
る厚さのTiN膜を形成する。
【００３７】上記のサイクルにおいては、反応炉内の温
度を200℃ないし400℃に保持し、圧力を0.1Torr(13.3P
a)ないし10Torr(1330Pa)に保持する。反応ソースである
TiCl4ガスの供給は0.1秒ないし60秒の範囲とし、NH3ガ
スの供給は0.1秒ないし60秒の範囲とする。このステッ
プで形成されるTiN膜が、図４に示されている第１TiN膜
120である。
【００３８】図5は、本実施の形態に係る半導体素子の
キャパシタの形成方法を説明するための図であり、第1T
iN膜120を酸化している状態を示す部分拡大断面図であ
る。
【００３９】第1TiN膜120を酸化することによりTiON膜1
25を形成するために、プラズマにより励起させたO2ガス
により処理する。O2ガスの流量は10sccmないし1000scc
m、RF（高周波）電力は30Wないし1000W、圧力は0.1torr
(13.3Pa)ないし2torr(266Pa)に保持し、処理時間は数秒
ないし数百秒とする。この場合、第1TiN膜120の厚さま
たは処理時間を調節することにより、第1TiN膜120の全
部を酸化させるかまたは一部を酸化させるかを選択する
ことができる。なお、上記の酸化処理は、同一チャンバ
内でIn-situで進行させることができる。
【００４０】図6は、本実施の形態に係る半導体素子の
キャパシタの形成方法を説明するための図であり、PVD
（物理気相成長）法により、第2TiN膜130を形成した状
態を示す部分拡大断面図である。
【００４１】先のステップで第1TiN膜120が一部酸化さ
れた場合には、酸化されずに残った第1TiN膜120と第2Ti
N膜130とが直接接触する部分と、酸化されて生成したTi
ON膜125と第2TiN膜130とが接触する部分とが生じる。一
方、第1TiN膜120が全部酸化された場合には、酸化され
て生成したTiON膜125と第2TiN膜130とが全面で接触する
ことになる。
【００４２】なお、本発明は、本実施の形態に限られる
ものではない。本発明に係る技術思想から逸脱しない範
囲内で多様に変更、改良を加えることが可能であり、そ
れらも本発明の技術的範囲に属する。
【００４３】
【発明の効果】上述のように、本発明に係る半導体素子
のキャパシタの製造方法によれば、上部電極用の第１Ti
N膜をALD法により形成し、さらにO2ガスプラズマを用い
る酸化処理によりTiON膜を形成するので、このTiON膜が
TaON誘電体膜またはTa2O5誘電体膜とTiN膜とが直接反応
することを防止する。そのために、誘電体膜とTiN膜と
の界面に、還元された金属Taが存在することがなく、金
属Taに起因する電流のリークを抑制することができると
いう優れた効果を発揮する。
【００４４】また、キャパシタの高さの増大に伴って問
題となるステップカバレージを改善することができ、さ
らに、Cl基によるTaON誘電体膜またはTa2O5誘電体膜の
損傷を防止すことができるという優れた効果もある。
【図面の簡単な説明】
【図１】 本発明に係る半導体素子のキャパシタの形成
方法を説明するための図であり、半導体基板にプラグ用
ポリシリコン層及びTi/TiN膜を形成した状態を示す部分
拡大断面図である。
【図２】 本発明に係る半導体素子のキャパシタの形成
方法を説明するための図であり、図１に示したTi/TiN膜
の上に、さらに、TaON誘電体膜を形成した状態を示す部
分拡大断面図である。
【図３】 本発明に係る半導体素子のキャパシタの形成
方法を説明するための図であり、図２に示したTaON誘電
体膜を形成した後、さらに、N2ガスとO2ガスを用いたプ
ラズマ酸化およびRTO処理を行っている状態を示す部分
拡大断面図である。
【図４】 本実施の形態に係る半導体素子のキャパシタ
の形成方法を説明するための図であり、原子層成長法に
より、第1TiN膜を形成した状態を示す部分拡大断面図で
ある。
【図５】 本実施の形態に係る半導体素子のキャパシタ
の形成方法を説明するための図であり、次のステップで
TiON膜を形成するために、第1TiN膜を酸化している状態
を示す部分拡大断面図である。
【図６】 本実施の形態に係る半導体素子のキャパシタ
の形成方法を説明するための図であり、PVD法により第2
TiN膜を成長させた状態を示す部分拡大断面図である。
【符号の説明】
100 半導体基板 105 ポリシリコン層 110 TiN/Ti膜 115 TaON誘電体膜 120 第1TiN膜 125 TiON膜 130 第2TiN膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 基 善 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ Ｆターム(参考） 5F058 BA11 BA20 BD05 BF27 BF30 BF37 BH16 BH17 5F083 GA25 JA02 JA06 JA39 JA40 JA42 PR13 PR21 PR22

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のキャパシタ形成方法におい
    て、 半導体基板上に下部電極を形成するステップと、 該下部電極上に、Ta化合物誘電体膜を形成するステップ
    と、 該誘電膜体膜上に、原子層成長法により上部電極用の第
    1TiN膜を形成するステップと、 該第１TiN膜を酸化処理するステップと、 酸化処理された前記第１TiN膜上に、ＰＶＤ（物理気相
    成長）法により上部電極用の第2TiN膜を形成するステッ
    プとを含むことを特徴とする半導体素子のキャパシタ形
    成方法。
  2. 【請求項2】 順に、TiCl4ガスの供給、N2ガスまたはAr
    ガスによるパージ、NH4ガスの供給及びN2ガスまたはAr
    ガスによるパージを行うことを１サイクルとし、該サイ
    クルを繰り返すことにより、前記第1TiN膜を形成するこ
    とを特徴とする請求項1に記載の半導体素子のキャパシ
    タ形成方法。
  3. 【請求項3】 前記第1TiN膜の一部または全部を酸化す
    ることを特徴とする請求項1に記載の半導体素子のキャ
    パシタ形成方法。
  4. 【請求項4】 前記Ta化合物誘電体膜をTaONまたはTa2O5
    により形成することを特徴とする請求項1に記載の半導
    体素子のキャパシタ形成方法。
  5. 【請求項5】 前記Ta化合物誘電体膜を形成するステッ
    プが、 TaON膜を形成した後、該TaON膜を酸素ガス雰囲気下で酸
    化処理するステップを含むことを特徴とする請求項1に
    記載の半導体素子のキャパシタ形成方法。
  6. 【請求項6】 前記酸化処理するステップが、 N2ガスとO2ガスを用いたプラズマ酸化または紫外線とO3
    を利用する第1の酸化処理と、 N2ガスとO2ガスを含む雰囲気下における急速加熱処理に
    よる第2の酸化処理とを含むことを特徴とする請求項5に
    記載の半導体素子のキャパシタ形成方法。
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