JP2001237399A - 半導体装置のキャパシターの製造方法 - Google Patents
半導体装置のキャパシターの製造方法Info
- Publication number
- JP2001237399A JP2001237399A JP2000387573A JP2000387573A JP2001237399A JP 2001237399 A JP2001237399 A JP 2001237399A JP 2000387573 A JP2000387573 A JP 2000387573A JP 2000387573 A JP2000387573 A JP 2000387573A JP 2001237399 A JP2001237399 A JP 2001237399A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- manufacturing
- lower electrode
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 239000010408 film Substances 0.000 claims abstract description 81
- 229910003071 TaON Inorganic materials 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 55
- 238000000137 annealing Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000005108 dry cleaning Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims description 2
- 238000006557 surface reaction Methods 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 claims 3
- 238000010030 laminating Methods 0.000 claims 3
- 229910052697 platinum Inorganic materials 0.000 claims 3
- 238000007740 vapor deposition Methods 0.000 claims 2
- 229910019899 RuO Inorganic materials 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 125000004432 carbon atom Chemical group C* 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011066 ex-situ storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004148 unit process Methods 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】 優れた電気的特性を有するとともに、高容量
を確保し得る半導体装置のキャパシターの製造方法を提
供することを主な目的とする。 【解決手段】 半導体基板の下部構造物上に下部電極を
形成する段階と、前記下部電極上に非晶質TaON薄膜を形
成した後、NH3雰囲気中で熱処理工程を実施してTa3N5誘
電体膜を形成する段階と、前記Ta3N5誘電体膜上に上部
電極を形成する段階とを含むことを特徴とする半導体装
置のキャパシターの製造方法。
を確保し得る半導体装置のキャパシターの製造方法を提
供することを主な目的とする。 【解決手段】 半導体基板の下部構造物上に下部電極を
形成する段階と、前記下部電極上に非晶質TaON薄膜を形
成した後、NH3雰囲気中で熱処理工程を実施してTa3N5誘
電体膜を形成する段階と、前記Ta3N5誘電体膜上に上部
電極を形成する段階とを含むことを特徴とする半導体装
置のキャパシターの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシターの製造方法に関し、より具体的には半導体装置
に要求される充電容量を十分に確保し得る半導体装置の
キャパシターの製造方法に関する。
パシターの製造方法に関し、より具体的には半導体装置
に要求される充電容量を十分に確保し得る半導体装置の
キャパシターの製造方法に関する。
【０００２】
【従来の技術】現在、半導体装置の高集積化を達成する
ために、セル面積の減少及び動作電圧の低電圧化に関す
る研究開発が活発に行われている。
ために、セル面積の減少及び動作電圧の低電圧化に関す
る研究開発が活発に行われている。
【０００３】高集積化の進展とともにキャパシターの面
積は急速に減少する。しかしながら、記憶素子の動作に
必要な充電容量は、セル面積の減少にもかかわらず、ソ
フトエラー（soft error）の発生防止とリフレッシュ時
間の短縮を防止するために、25fF/cell以上とする必要
がある。
積は急速に減少する。しかしながら、記憶素子の動作に
必要な充電容量は、セル面積の減少にもかかわらず、ソ
フトエラー（soft error）の発生防止とリフレッシュ時
間の短縮を防止するために、25fF/cell以上とする必要
がある。
【０００４】したがって、現在までDRAM用キャパシター
の十分な容量を確保するために、種々の方法が提案され
ている。例えば、通常のシリンダ構造の変更によりキャ
パシターの面積を増加させるか或いは誘電体膜の厚さを
減少させることにより、十分なキャパシター容量を確保
する方法が提案されている。
の十分な容量を確保するために、種々の方法が提案され
ている。例えば、通常のシリンダ構造の変更によりキャ
パシターの面積を増加させるか或いは誘電体膜の厚さを
減少させることにより、十分なキャパシター容量を確保
する方法が提案されている。
【０００５】また、最近では、従来使用されてきたシリ
コン酸化物に代えて、NO(Nitride-Oxide)又はONO（Oxid
e-Nitride-Oxide）構造を有する誘電体膜を形成する
か、又は高キャパシタンス（誘電率;ε：20〜25）を確
保し得るTa2O5或いはBST(BaSrTiO3)などにより、シリコ
ン酸化物からなる誘電体膜を代替しようとする研究が進
行されている。
コン酸化物に代えて、NO(Nitride-Oxide)又はONO（Oxid
e-Nitride-Oxide）構造を有する誘電体膜を形成する
か、又は高キャパシタンス（誘電率;ε：20〜25）を確
保し得るTa2O5或いはBST(BaSrTiO3)などにより、シリコ
ン酸化物からなる誘電体膜を代替しようとする研究が進
行されている。
【０００６】しかしながら、NO誘電体膜を有するキャパ
シターは、256M以上の次世代メモリに必要な容量を確保
するには、限界があるので、次世代誘電材料、例えば、
Ta2O 5誘電体の研究開発が進められている。
シターは、256M以上の次世代メモリに必要な容量を確保
するには、限界があるので、次世代誘電材料、例えば、
Ta2O 5誘電体の研究開発が進められている。
【０００７】しかしながら、前記Ta2O5薄膜は、不安定
な化学量論比（stoichiometry）を有するため、TaとOと
の組成比の差に起因する置換型Ta原子が薄膜内に必然的
に存在する。
な化学量論比（stoichiometry）を有するため、TaとOと
の組成比の差に起因する置換型Ta原子が薄膜内に必然的
に存在する。
【０００８】また、Ta2O5誘電体膜の形成時に、Ta2O5の
前駆体である有機化合物Ta(OC2H5)5とO2(又はN2O)ガス
との反応により、不純物である炭素原子と炭素化合物
(C、CH4、C2H4など)および水が、形成される。
前駆体である有機化合物Ta(OC2H5)5とO2(又はN2O)ガス
との反応により、不純物である炭素原子と炭素化合物
(C、CH4、C2H4など)および水が、形成される。
【０００９】その結果、Ta2O5薄膜内に存在する酸素空
孔および不純物として存在する炭素原子、イオンとラジ
カルにより、キャパシターの漏洩電流が増加して、誘電
特性が劣化する。
孔および不純物として存在する炭素原子、イオンとラジ
カルにより、キャパシターの漏洩電流が増加して、誘電
特性が劣化する。
【００１０】このようなTa2O5薄膜内の不純物は、低温
熱処理（例えば、プラズマN2O又はUV-O3処理）を2回或
いは3回行うことにより、除去することは可能である
が、この熱処理工程は煩雑である。さらに、Ta2O5薄膜
の酸化抵抗性が低いために、この工程には、下部電極の
酸化が発生するという欠点がある。
熱処理（例えば、プラズマN2O又はUV-O3処理）を2回或
いは3回行うことにより、除去することは可能である
が、この熱処理工程は煩雑である。さらに、Ta2O5薄膜
の酸化抵抗性が低いために、この工程には、下部電極の
酸化が発生するという欠点がある。
【００１１】
【発明が解決しようとする課題】したがって、本発明
は、前記従来技術の諸問題点を解決することにより、優
れた電気的特性を有するとともに、高容量を確保し得る
半導体装置のキャパシターの製造方法を提供することを
主な目的とする。
は、前記従来技術の諸問題点を解決することにより、優
れた電気的特性を有するとともに、高容量を確保し得る
半導体装置のキャパシターの製造方法を提供することを
主な目的とする。
【００１２】また、本発明は、キャパシターの高容量を
確保するために必要とされる下部電極の断面積を増加さ
せるための製造工程を省略して、単位工程数を減少させ
るとともに工程時間を短縮させることにより、生産原価
を低減し得る、半導体装置のキャパシターの製造方法を
提供することをも、目的とする。
確保するために必要とされる下部電極の断面積を増加さ
せるための製造工程を省略して、単位工程数を減少させ
るとともに工程時間を短縮させることにより、生産原価
を低減し得る、半導体装置のキャパシターの製造方法を
提供することをも、目的とする。
【００１３】
【課題を解決するための手段】本発明による第１の半導
体装置のキャパシター製造方法は、半導体基板の下部構
造物上に下部電極を形成する段階と、前記下部電極上に
非晶質TaON薄膜を形成した後、NH3雰囲気中で熱処理工
程を実施してTa3N5誘電体膜を形成する段階と、前記Ta3
N5誘電体膜上に上部電極を形成する段階とを含むことを
特徴とする。
体装置のキャパシター製造方法は、半導体基板の下部構
造物上に下部電極を形成する段階と、前記下部電極上に
非晶質TaON薄膜を形成した後、NH3雰囲気中で熱処理工
程を実施してTa3N5誘電体膜を形成する段階と、前記Ta3
N5誘電体膜上に上部電極を形成する段階とを含むことを
特徴とする。
【００１４】また、本発明による第２の半導体装置のキ
ャパシター製造方法は、半導体基板の下部構造物上に下
部電極を形成する段階と、前記下部電極上に非晶質TaON
薄膜を形成した後、600〜950℃の温度及びNH3雰囲気中
で熱処理工程を実施してTa3N5誘電体膜を形成する段階
と、前記Ta3N5誘電体膜をアニーリング処理する段階
と、前記Ta3N5誘電体膜上に上部電極を形成する段階と
を含むことを特徴とする。
ャパシター製造方法は、半導体基板の下部構造物上に下
部電極を形成する段階と、前記下部電極上に非晶質TaON
薄膜を形成した後、600〜950℃の温度及びNH3雰囲気中
で熱処理工程を実施してTa3N5誘電体膜を形成する段階
と、前記Ta3N5誘電体膜をアニーリング処理する段階
と、前記Ta3N5誘電体膜上に上部電極を形成する段階と
を含むことを特徴とする。
【００１５】また、本発明による第３の半導体装置のキ
ャパシター製造方法は、半導体基板の下部構造物上に下
部電極を形成する段階と、NH3雰囲気中で窒化処理する
段階と、前記下部電極上に非晶質TaON薄膜を形成した
後、600〜950℃の温度及びNH3雰囲気中で熱処理工程を
実施してTa3N5誘電体膜を形成する段階と、前記Ta3N5誘
電体膜をアニーリング処理する段階と、前記Ta3N5誘電
体膜上に上部電極を形成する段階とを含むことを特徴と
する。
ャパシター製造方法は、半導体基板の下部構造物上に下
部電極を形成する段階と、NH3雰囲気中で窒化処理する
段階と、前記下部電極上に非晶質TaON薄膜を形成した
後、600〜950℃の温度及びNH3雰囲気中で熱処理工程を
実施してTa3N5誘電体膜を形成する段階と、前記Ta3N5誘
電体膜をアニーリング処理する段階と、前記Ta3N5誘電
体膜上に上部電極を形成する段階とを含むことを特徴と
する。
【００１６】
【発明の実施の形態】以下、本発明による半導体装置の
キャパシターの製造方法を添付図面に基づいて詳細に説
明する。
キャパシターの製造方法を添付図面に基づいて詳細に説
明する。
【００１７】図１ないし図４は、本発明に従って、高誘
電率のTa3N5誘電体薄膜を備えた半導体装置のキャパシ
ターを製造するための一連の工程を示す断面図である。
本発明による半導体装置のキャパシターの製造方法にお
いては、図示はしないが、常法に従って、まず半導体基
板としてのシリコン基板１０の活性領域上面にゲート電
極、ソース／ドレンなどの所定の回路要素ないし回路素
子を有する半導体素子（図示せず）を形成する。
電率のTa3N5誘電体薄膜を備えた半導体装置のキャパシ
ターを製造するための一連の工程を示す断面図である。
本発明による半導体装置のキャパシターの製造方法にお
いては、図示はしないが、常法に従って、まず半導体基
板としてのシリコン基板１０の活性領域上面にゲート電
極、ソース／ドレンなどの所定の回路要素ないし回路素
子を有する半導体素子（図示せず）を形成する。
【００１８】その後、図１に示すように、シリコン基板
１０の全面にUSG(Undoped SilicateGlass)、BPSG(Boro
Phospho Silicate Glass)及びSiONから選択した物質を
蒸着した後、その表面を化学機械的研磨(Chemical Mech
anical Polishing)工程で研磨することにより、層間絶
縁膜２０を形成する。
１０の全面にUSG(Undoped SilicateGlass)、BPSG(Boro
Phospho Silicate Glass)及びSiONから選択した物質を
蒸着した後、その表面を化学機械的研磨(Chemical Mech
anical Polishing)工程で研磨することにより、層間絶
縁膜２０を形成する。
【００１９】次いで、前記シリコン基板１０の関連する
活性領域と接するキャパシターの所望の断面積を確保す
るために、フォトリソグラフィーを用いる露光及び現像
工程により、前記層間絶縁膜２０の一部を選択的に除去
してコンタクトホール（図示せず）を形成する。
活性領域と接するキャパシターの所望の断面積を確保す
るために、フォトリソグラフィーを用いる露光及び現像
工程により、前記層間絶縁膜２０の一部を選択的に除去
してコンタクトホール（図示せず）を形成する。
【００２０】その後、前記コンタクトホール内にドープ
ドポリシリコン又は非晶質ドープドポリシリコンなどの
導電性物質を蒸着した後、フォトリソグラフィーを用い
る露光及び現像工程により、蒸着した導電性物質を選択
的に除去して、前記コンタクトホールが形成された層間
絶縁膜２０の対応部分上に下部電極３０を形成する。こ
の際に、本発明方法により形成される下部電極３０のそ
れぞれは、スタック構造を有する。
ドポリシリコン又は非晶質ドープドポリシリコンなどの
導電性物質を蒸着した後、フォトリソグラフィーを用い
る露光及び現像工程により、蒸着した導電性物質を選択
的に除去して、前記コンタクトホールが形成された層間
絶縁膜２０の対応部分上に下部電極３０を形成する。こ
の際に、本発明方法により形成される下部電極３０のそ
れぞれは、スタック構造を有する。
【００２１】前記下部電極３０の構造は、スタック（st
ack）形状、シリンダ（cylinder）形状、フィン（fin）
形状およびスタックシリンダ（stack cylinder）形状の
いずれか一つを選択して形成することができる。
ack）形状、シリンダ（cylinder）形状、フィン（fin）
形状およびスタックシリンダ（stack cylinder）形状の
いずれか一つを選択して形成することができる。
【００２２】その後、図２に示すように、前記下部電極
３０の上面に非晶質TaON薄膜を蒸着した後、これをNH3
雰囲気中で熱処理工程に供することにより、Ta3N5誘電
体膜３２を形成する。
３０の上面に非晶質TaON薄膜を蒸着した後、これをNH3
雰囲気中で熱処理工程に供することにより、Ta3N5誘電
体膜３２を形成する。
【００２３】この際、前記非晶質TaON薄膜の蒸着工程に
おいては、300〜600℃程度 (好ましくは350〜550℃程
度、より好ましくは370〜540℃程度)の温度に維持した
低圧化学気相蒸着チャンバー内で、有機金属化合物であ
る前駆体としてのTa(OC2H5)5又はTa(N(CH3)2)5を化学気
相蒸着法により気化させた後、NH3ガスと反応させるこ
とが好ましい。
おいては、300〜600℃程度 (好ましくは350〜550℃程
度、より好ましくは370〜540℃程度)の温度に維持した
低圧化学気相蒸着チャンバー内で、有機金属化合物であ
る前駆体としてのTa(OC2H5)5又はTa(N(CH3)2)5を化学気
相蒸着法により気化させた後、NH3ガスと反応させるこ
とが好ましい。
【００２４】また、前記非晶質TaON薄膜の蒸着工程に際
して使用されるTa成分の化学蒸気(Ta化合物の蒸気)は、
以下の様な工程により得られる。
して使用されるTa成分の化学蒸気(Ta化合物の蒸気)は、
以下の様な工程により得られる。
【００２５】まず、純度99.999％以上の液状のTa(OC
2H5)5又はTa(N(CH3)2)5を質量流量制御器（Mass Flow C
ontroller）を通じて、150℃〜300℃程度 (好ましくは1
60〜250℃程度、より好ましくは170〜200℃程度)の温度
に維持されている蒸発器又は蒸発管に300〜1000mg/min
程度 (好ましくは320〜800mg/min程度、より好ましくは
330〜700mg/min程度)で定量供給する。
2H5)5又はTa(N(CH3)2)5を質量流量制御器（Mass Flow C
ontroller）を通じて、150℃〜300℃程度 (好ましくは1
60〜250℃程度、より好ましくは170〜200℃程度)の温度
に維持されている蒸発器又は蒸発管に300〜1000mg/min
程度 (好ましくは320〜800mg/min程度、より好ましくは
330〜700mg/min程度)で定量供給する。
【００２６】この際に、前記Ta(OC2H5)5又はTa(N(C
H3)2)5を完全に蒸発させるために使用するオリフィス又
はノズルを含む蒸発器とTa蒸気の流路となる供給管と
は、Ta蒸気の凝縮を防止するために、常に150〜200℃の
温度範囲に維持する。低圧化学気相蒸着チャンバー内に
供給された所定量のTa蒸気は、所定量のNH3反応ガス(5
〜500sccm)と100torr以下の圧力で表面反応して、非晶
質TaON薄膜を形成する。
H3)2)5を完全に蒸発させるために使用するオリフィス又
はノズルを含む蒸発器とTa蒸気の流路となる供給管と
は、Ta蒸気の凝縮を防止するために、常に150〜200℃の
温度範囲に維持する。低圧化学気相蒸着チャンバー内に
供給された所定量のTa蒸気は、所定量のNH3反応ガス(5
〜500sccm)と100torr以下の圧力で表面反応して、非晶
質TaON薄膜を形成する。
【００２７】また、NH3雰囲気で行われる熱処理工程
は、非晶質TaON薄膜の結晶化のために、600〜950℃の温
度範囲内で実施する。この熱処理工程は、急速熱処理工
程（rapid thermal process）或いは定圧／常圧方式の
電気炉を用いて、行う。
は、非晶質TaON薄膜の結晶化のために、600〜950℃の温
度範囲内で実施する。この熱処理工程は、急速熱処理工
程（rapid thermal process）或いは定圧／常圧方式の
電気炉を用いて、行う。
【００２８】次いで、図３に示すように、前記NH3雰囲
気で熱処理されたTa3N5誘電体膜３２に後続の熱処理(ア
ニーリング)工程を実施して、前記Ta3N5誘電体膜３２の
表面に均質酸化膜３４を更に形成する。
気で熱処理されたTa3N5誘電体膜３２に後続の熱処理(ア
ニーリング)工程を実施して、前記Ta3N5誘電体膜３２の
表面に均質酸化膜３４を更に形成する。
【００２９】前記後続のアニーリング工程は、O2又はN2
O雰囲気中でプラズマ又は急速熱処理工程を用いて実施
するか、或いはUV-O3又はO3雰囲気中で実施する。この
ようなアニーリング工程により、Ta3N5誘電体膜３２内
のN含量を調節することが可能であるので、漏洩電流又
は降伏電圧に関連するキャパシターの諸特性を改善する
ことができる。
O雰囲気中でプラズマ又は急速熱処理工程を用いて実施
するか、或いはUV-O3又はO3雰囲気中で実施する。この
ようなアニーリング工程により、Ta3N5誘電体膜３２内
のN含量を調節することが可能であるので、漏洩電流又
は降伏電圧に関連するキャパシターの諸特性を改善する
ことができる。
【００３０】その後、図４に示すように、前記Ta3N5誘
電体膜３２の上面にドープドポリシリコンのような導電
物質を蒸着し、これをパターニングして上部電極３６を
形成することにより、図示した実施例によるTa3N5誘電
体膜を有する高容量のキャパシターの製造工程を完了す
る。
電体膜３２の上面にドープドポリシリコンのような導電
物質を蒸着し、これをパターニングして上部電極３６を
形成することにより、図示した実施例によるTa3N5誘電
体膜を有する高容量のキャパシターの製造工程を完了す
る。
【００３１】本発明の一実施例による半導体装置のキャ
パシターの製造工程において、Ta3N 5誘電体膜３２の形
成に先立ち、インシチュー（in-situ）又はエクスシチ
ュー（ex-situ）でHF蒸気を用いる乾式洗浄工程又はHF
溶液を用いる湿式洗浄工程を実施して、下部電極３０表
面に存在することがある自然酸化膜及びパーティクルを
除去することができる。
パシターの製造工程において、Ta3N 5誘電体膜３２の形
成に先立ち、インシチュー（in-situ）又はエクスシチ
ュー（ex-situ）でHF蒸気を用いる乾式洗浄工程又はHF
溶液を用いる湿式洗浄工程を実施して、下部電極３０表
面に存在することがある自然酸化膜及びパーティクルを
除去することができる。
【００３２】また、前記Ta3N5誘電体膜３２の形成時
に、下部電極とTa3N5誘電体膜との間に自然酸化膜が生
成されることを防止するために、下部電極３０の表面を
窒化処理する。
に、下部電極とTa3N5誘電体膜との間に自然酸化膜が生
成されることを防止するために、下部電極３０の表面を
窒化処理する。
【００３３】前記窒化処理工程としては、NH3雰囲気中
で1〜5分間プラズマ処理することが好ましい。この窒化
処理により、下部電極と高誘電体膜との界面が酸化され
ることを防止できるので、良質の誘電体膜を得ることが
できる。
で1〜5分間プラズマ処理することが好ましい。この窒化
処理により、下部電極と高誘電体膜との界面が酸化され
ることを防止できるので、良質の誘電体膜を得ることが
できる。
【００３４】図５及び６は、本発明のキャパシターにお
いて、非晶質TaON誘電体膜を形成させた場合(図５)と、
非晶質TaON誘電体膜をNH3雰囲気中でアニーリングした
後にTa3Ｏ5誘電体膜を形成させた場合(図６)において、
２つの誘電体膜内に存在する各種元素の濃度を比べたグ
ラフである。
いて、非晶質TaON誘電体膜を形成させた場合(図５)と、
非晶質TaON誘電体膜をNH3雰囲気中でアニーリングした
後にTa3Ｏ5誘電体膜を形成させた場合(図６)において、
２つの誘電体膜内に存在する各種元素の濃度を比べたグ
ラフである。
【００３５】図５と図６との対比から明らかな様に、非
晶質TaON薄膜を蒸着した後、NH3雰囲気中でアニーリン
グを実施することにより、非晶質TaON薄膜内のO成分を
減少させるとともに、活性化されたN成分を増加させる
ことができる。かくして、約100(ε)以上の誘電率を有
する強誘電体であるTa3N5膜を得ることができるので、
著しく増大したキャパシタンスを有するキャパシターを
得ることができる。
晶質TaON薄膜を蒸着した後、NH3雰囲気中でアニーリン
グを実施することにより、非晶質TaON薄膜内のO成分を
減少させるとともに、活性化されたN成分を増加させる
ことができる。かくして、約100(ε)以上の誘電率を有
する強誘電体であるTa3N5膜を得ることができるので、
著しく増大したキャパシタンスを有するキャパシターを
得ることができる。
【００３６】図7は、本発明の他の実施例によるTa3N5誘
電体膜を有する半導体装置のキャパシター構造を示す断
面図である。
電体膜を有する半導体装置のキャパシター構造を示す断
面図である。
【００３７】この本発明の他の実施例によるTa3N5誘電
体膜を有する半導体装置のキャパシターの製造方法にお
いては、図7に示すように、まずシリコン基板４０上
に、図１及び図２の製造工程と同様の手法により、層間
絶縁膜５０、下部電極６０及びTa3N5誘電体膜６２を順
次形成する。
体膜を有する半導体装置のキャパシターの製造方法にお
いては、図7に示すように、まずシリコン基板４０上
に、図１及び図２の製造工程と同様の手法により、層間
絶縁膜５０、下部電極６０及びTa3N5誘電体膜６２を順
次形成する。
【００３８】その後、前記Ta3N5誘電体膜６２上面に伝
導障壁（conduction barrier）の役割を果たす金属層６
５と緩衝体の役割を果たすドープドポリシリコン層６６
とを順次積層して、MIS(Metal-Insulator-Silicon)構造
を有する上部電極を構成する。
導障壁（conduction barrier）の役割を果たす金属層６
５と緩衝体の役割を果たすドープドポリシリコン層６６
とを順次積層して、MIS(Metal-Insulator-Silicon)構造
を有する上部電極を構成する。
【００３９】本発明の他の実施例においては、前記上部
電極及び下部電極のそれぞれは、ドープドポリシリコン
に代えて、TiN、Ti、TaN、W、WN、Wsi、Ru、RuO2、Ir、
Ptなどの金属系材料のいずれか１種により、形成され
る。
電極及び下部電極のそれぞれは、ドープドポリシリコン
に代えて、TiN、Ti、TaN、W、WN、Wsi、Ru、RuO2、Ir、
Ptなどの金属系材料のいずれか１種により、形成され
る。
【００４０】したがって、このような金属系材料を上部
電極及び下部電極として使用する場合には、MIM（Metal
-Insulator-Metal）全体構造のTa3N5キャパシターを形
成することができる。
電極及び下部電極として使用する場合には、MIM（Metal
-Insulator-Metal）全体構造のTa3N5キャパシターを形
成することができる。
【００４１】図8は、本発明の更に他の実施例によるTa3
N5誘電体膜を有する半導体装置のキャパシター構造を示
す断面図である。
N5誘電体膜を有する半導体装置のキャパシター構造を示
す断面図である。
【００４２】本発明による更に他の実施例によるキャパ
シターの製造方法においては、先ず、シリコン基板７０
上に、図１およびず２の製造工程と同様の手法により、
層間絶縁膜８０，下部電極９０を形成する。
シターの製造方法においては、先ず、シリコン基板７０
上に、図１およびず２の製造工程と同様の手法により、
層間絶縁膜８０，下部電極９０を形成する。
【００４３】この実施例においては、前記下部電極９０
の上表面は、凸状半球形状にポリシリコンを成長させた
HSG（Hemi Spherical Grain）形態を有する。次いで、
前記下部電極９０の上面に、図２の製造工程と同様の手
法により、Ta3N 5誘電体膜９２を形成する。
の上表面は、凸状半球形状にポリシリコンを成長させた
HSG（Hemi Spherical Grain）形態を有する。次いで、
前記下部電極９０の上面に、図２の製造工程と同様の手
法により、Ta3N 5誘電体膜９２を形成する。
【００４４】次いで、前記Ta3N5誘電体膜９２上に上部
電極９６を形成することにより、キャパシターの製造を
完了する。
電極９６を形成することにより、キャパシターの製造を
完了する。
【００４５】
【発明の効果】本発明による半導体装置のキャパシター
製造方法によれば、以下の様な効果が達成される。
製造方法によれば、以下の様な効果が達成される。
【００４６】キャパシター誘電体膜の製造工程におい
て、非晶質TaONを蒸着した後、これをNH3雰囲気中でア
ニーリングすることにより、初期蒸着された非晶質TaON
内の酸素成分が、活性化された窒素成分により完全に置
換されるので、約100(ε)以上の誘電率を有する高誘電
体Ta3N5膜を得ることができる。
て、非晶質TaONを蒸着した後、これをNH3雰囲気中でア
ニーリングすることにより、初期蒸着された非晶質TaON
内の酸素成分が、活性化された窒素成分により完全に置
換されるので、約100(ε)以上の誘電率を有する高誘電
体Ta3N5膜を得ることができる。
【００４７】したがって、本発明におけるTa3N5誘電体
は、従来のTa2O5キャパシターよりも4倍或いはそれ以上
の高い誘電率を有するので、これは、256M級以上の次世
代半導体メモリ装置のキャパシターの誘電体を代替する
ことができる。
は、従来のTa2O5キャパシターよりも4倍或いはそれ以上
の高い誘電率を有するので、これは、256M級以上の次世
代半導体メモリ装置のキャパシターの誘電体を代替する
ことができる。
【００４８】また、本発明におけるTa3N5誘電体は、高
誘電率を有するため、既存のMIS構造のキャパシターのT
a2O5誘電体膜に比べ、誘電体膜の酸化膜（Tox）の厚さ
を約25Å或いはそれ以下に低下させ得る効果がある。
誘電率を有するため、既存のMIS構造のキャパシターのT
a2O5誘電体膜に比べ、誘電体膜の酸化膜（Tox）の厚さ
を約25Å或いはそれ以下に低下させ得る効果がある。
【００４９】そして、本発明においては、下部電極の面
積を増大させることなく、簡単なスタック構造を備えた
下部電極を使用する場合においても、高誘電率のTa3N5
膜により所望の高容量が得られるので、高集積半導体装
置用のキャパシターの製造が可能である。
積を増大させることなく、簡単なスタック構造を備えた
下部電極を使用する場合においても、高誘電率のTa3N5
膜により所望の高容量が得られるので、高集積半導体装
置用のキャパシターの製造が可能である。
【００５０】更に、本発明におけるTa3N5誘電体膜は、
高誘電率を有するので、下部電極の断面積を増大させる
ための製造工程を省略し得る。従って、単位工程数が減
少し、製造工程時間が短縮される効果という効果が達成
される 。
高誘電率を有するので、下部電極の断面積を増大させる
ための製造工程を省略し得る。従って、単位工程数が減
少し、製造工程時間が短縮される効果という効果が達成
される 。
【図１】本発明の一実施例による高誘電体Ta3N5を有す
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部である。
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部である。
【図２】本発明の一実施例による高誘電体Ta3N5を有す
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図１に続く段階を示す図面で
ある。
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図１に続く段階を示す図面で
ある。
【図３】本発明の一実施例による高誘電体Ta3N5を有す
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図２に続く段階を示す図面で
ある。
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図２に続く段階を示す図面で
ある。
【図４】本発明の一実施例による高誘電体Ta3N5を有す
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図３に続く最終段階を示す図
面である。
る半導体装置のキャパシターの製造方法を説明するため
の工程図の一部であって、図３に続く最終段階を示す図
面である。
【図５】キャパシターにおいて、形成された非晶質TaON
誘電体膜中に存在する各種元素の濃度を示すグラフであ
る。
誘電体膜中に存在する各種元素の濃度を示すグラフであ
る。
【図６】本発明製造方法によるキャパシタにおいて、非
晶質TaON誘電体膜をNH 3雰囲気中でのアニーリングによ
りTa3N5誘電体膜に変化させた場合に、誘電体膜中に存
在する各種元素の濃度を示すグラフである。
晶質TaON誘電体膜をNH 3雰囲気中でのアニーリングによ
りTa3N5誘電体膜に変化させた場合に、誘電体膜中に存
在する各種元素の濃度を示すグラフである。
【図７】本発明の他の実施例による半導体装置のキャパ
シターの製造方法を説明するための半導体素子の断面図
である。
シターの製造方法を説明するための半導体素子の断面図
である。
【図８】本発明の更に他の実施例による半導体装置のキ
ャパシターの製造方法を説明するための半導体素子の断
面図である。
ャパシターの製造方法を説明するための半導体素子の断
面図である。
１０ シリコン基板 ２０ 層間絶縁膜 ３０ 下部電極 ３２ Ta3N5誘電体膜 ３４ 酸化膜 ３６ 上部電極 ４０ シリコン基板 ５０ 層間絶縁膜 ６０ 下部電極 ６２ Ta3N5誘電体膜 ６５ 金属層 ６６ ポリシリコン層 ７０ シリコン基板 ８０ 層間絶縁膜 ９０ 下部電極 ９２ Ta3N5誘電体膜 ９６ 上部電極
Claims (20)
- 【請求項１】半導体基板上に下部電極を形成する段階
と、前記下部電極上に非晶質TaON薄膜を形成した後、NH
3雰囲気中で熱処理工程を実施してTa3N5誘電体膜を形成
する段階と、前記Ta3N5誘電体膜上に上部電極を形成す
る段階とを含むことを特徴とする半導体装置のキャパシ
ターの製造方法。 - 【請求項２】前記下部電極と上部電極とを、それぞれド
ープドポリシリコンと金属物質単独により形成するか、
又はこれらを積層して形成することを特徴とする請求項
１記載の半導体装置のキャパシターの製造方法。 - 【請求項３】前記金属物質が、TiN、Ti、TaN、W、WN、W
Si、Ru、RuO2、IrおよびPtからなる群から選択される１
種であることを特徴とする請求項２記載の半導体装置の
キャパシターの製造方法。 - 【請求項４】前記下部電極形成材料としてドープドポリ
シリコンを使用する場合に、前記下部電極の表面に凸状
半球形状のポリシリコンを成長させる工程を実施するこ
とを特徴とする請求項２記載の半導体装置のキャパシタ
ーの製造方法。 - 【請求項５】前記下部電極形成材料としてドープドポリ
シリコンを使用する場合に、Ta3N5誘電体膜の形成前に1
〜5分間NH3雰囲気中で窒化処理する工程を更に含むこと
を特徴とする請求項２記載の半導体装置のキャパシター
の製造方法。 - 【請求項６】前記Ta3N5を蒸着する前に、HF蒸気を用い
る乾式洗浄工程又はHF溶液を用いる湿式洗浄工程のいず
れか一つの洗浄工程により、下部電極表面の自然酸化膜
及びパーティクルを除去する段階を更に含むことを特徴
とする請求項１記載の半導体装置のキャパシターの製造
方法。 - 【請求項７】前記熱処理工程を600〜950℃の温度で実施
することを特徴とする請求項１記載の半導体装置のキャ
パシターの製造方法。 - 【請求項８】前記非晶質TaON膜を、Ta(OC2H5)5又はTa(N
(CH3)2)5を150〜200℃の温度に維持されている蒸発器又
は蒸発管により低圧化学気相蒸着(LP-CVD)チャンバー内
に注入して蒸着形成することを特徴とする請求項１記載
の半導体装置のキャパシターの製造方法。 - 【請求項９】前記非晶質TaON膜を、300〜600℃の低圧化
学気相蒸着チャンバー内にTaの化学蒸気とその反応ガス
であるNH3ガスとを流量調節器を通じてそれぞれ定量供
給した後、これらを100torr以下の雰囲気中で表面反応
させることにより、蒸着形成することを特徴とする請求
項８記載の半導体装置のキャパシターの製造方法。 - 【請求項１０】前記Ta3N5誘電体膜内のN含有量を調節す
るために、前記Ta3N5誘電体膜をアニーリング工程に供
する段階を更に含むことを特徴とする請求項１記載の半
導体装置のキャパシターの製造方法。 - 【請求項１１】前記アニーリング工程を、O2又はN2O雰
囲気中で実施するプラズマ又は急速熱処理工程、又はUV
-O3又はO3雰囲気中でアニーリングする工程により行う
ことを特徴とする請求項１０記載の半導体装置のキャパ
シターの製造方法。 - 【請求項１２】前記アニーリング工程により前記Ta3N5
誘電体膜上に酸化膜を形成する工程を更に含むことを特
徴とする請求項１０記載の半導体装置のキャパシターの
製造方法。 - 【請求項１３】前記熱処理工程を、急速熱処理工程によ
り行うか、又は低圧又は常圧方式の電気炉を用いること
により実施することを特徴とする請求項１記載の半導体
装置のキャパシターの製造方法。 - 【請求項１4】半導体基板の下部構造物上に下部電極を
形成する段階と、前記下部電極上に非晶質TaON薄膜を形
成した後、600〜950℃の温度及びNH3雰囲気中で熱処理
工程を実施してTa3N5誘電体膜を形成する段階と、前記T
a3N5誘電体膜をアニーリング処理する段階と、前記Ta3N
5誘電体膜上に上部電極を形成する段階とを含むことを
特徴とする半導体装置のキャパシターの製造方法。 - 【請求項１5】前記アニーリング工程を、O2又はN2O雰囲
気中で実施するプラズマ又は急速熱処理工程、又はUV-O
3又はO3雰囲気でアニーリングする工程により行うこと
を特徴とする請求項１4記載の半導体装置のキャパシタ
ーの製造方法。 - 【請求項１6】前記下部電極と上部電極とを、それぞれ
ドープドポリシリコン、TiN、Ti、TaN、W、WN、WSi、R
u、RuO2、IrおよびPtからなる群から選択される１種の
金属物質単独により形成するか、又はこれらを積層して
形成することを特徴とする請求項１4記載の半導体装置
のキャパシターの製造方法。 - 【請求項１7】前記下部電極形成材料としてドープドポ
リシリコンを使用する場合に、前記下部電極の表面に凸
状半球形状のポリシリコンを成長させる工程を実施する
ことを特徴とする請求項１4記載の半導体装置のキャパ
シターの製造方法。 - 【請求項１8】前記下部電極形成材料としてドープドポ
リシリコンを使用する場合に、Ta3N5誘電体膜の形成前
に1〜5分間NH3雰囲気中で窒化処理する工程を更に含む
ことを特徴とする請求項１4記載の半導体装置のキャパ
シターの製造方法。 - 【請求項19】半導体基板上に下部電極を形成する段階
と、前記下部電極上にNH3雰囲気中で窒化処理する段階
と、前記下部電極の表面を非晶質TaONＮ薄膜を形成した
後、600〜950℃の温度及びNH 3雰囲気中で熱処理工程を
実施してTa3N5誘電体膜を形成する段階と、前記Ta3N5誘
電体膜をアニーリング処理する段階と、前記Ta3N5誘電
体膜上に上部電極を形成する段階とを含むことを特徴と
する半導体装置のキャパシターの製造方法。 - 【請求項20】前記下部電極と上部電極とを、それぞれド
ープドポリシリコン、TiN、Ti、TaN、W、WN、WSi、Ru、
RuO2、IrおよびPtからなる群から選択される１種の金属
物質単独により形成するか、又はこれらを積層して形成
することを特徴とする請求項１9記載の半導体装置のキ
ャパシターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0061345A KR100386447B1 (ko) | 1999-12-23 | 1999-12-23 | 반도체장치의 커패시터 제조방법 |
| KR1999-61345 | 1999-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237399A true JP2001237399A (ja) | 2001-08-31 |
| JP4247421B2 JP4247421B2 (ja) | 2009-04-02 |
Family
ID=19628988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387573A Expired - Fee Related JP4247421B2 (ja) | 1999-12-23 | 2000-12-20 | 半導体装置のキャパシターの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6287910B2 (ja) |
| JP (1) | JP4247421B2 (ja) |
| KR (1) | KR100386447B1 (ja) |
| CN (1) | CN1181529C (ja) |
| DE (1) | DE10064067B4 (ja) |
| GB (1) | GB2364825B (ja) |
| TW (1) | TW466677B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| KR100367404B1 (ko) * | 1999-12-31 | 2003-01-10 | 주식회사 하이닉스반도체 | 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| KR100403611B1 (ko) | 2000-06-07 | 2003-11-01 | 삼성전자주식회사 | 금속-절연체-금속 구조의 커패시터 및 그 제조방법 |
| KR100333375B1 (ko) * | 2000-06-30 | 2002-04-18 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| KR100333376B1 (ko) * | 2000-06-30 | 2002-04-18 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| KR100376266B1 (ko) * | 2000-10-20 | 2003-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR20020051062A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 탄탈륨 옥시 나이트라이드 캐퍼시터의 형성 방법 |
| KR20030025672A (ko) * | 2001-09-22 | 2003-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| KR100433041B1 (ko) * | 2001-12-27 | 2004-05-24 | 동부전자 주식회사 | 반도체 메모리의 커패시터 제조방법 |
| KR100456829B1 (ko) * | 2002-06-17 | 2004-11-10 | 삼성전자주식회사 | 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법 |
| KR100910220B1 (ko) * | 2002-07-12 | 2009-07-31 | 주식회사 하이닉스반도체 | 반도체소자의 유전체박막 제조방법 |
| US6834019B2 (en) | 2002-08-29 | 2004-12-21 | Micron Technology, Inc. | Isolation device over field in a memory device |
| KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
| US7001835B2 (en) * | 2003-11-21 | 2006-02-21 | International Business Machines Corporation | Crystallographic modification of hard mask properties |
| KR100678468B1 (ko) * | 2005-01-14 | 2007-02-02 | 삼성전자주식회사 | 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법 |
| US8790754B1 (en) | 2008-02-05 | 2014-07-29 | Materials Modification, Inc. | Method of preparing metal nitride and/or metal oxynitride particulate material as nanoparticles, microparticles, nanotubes, bulk powder, and/or coatings from organometallic precursors, and precursors therefor |
| CN103966623A (zh) * | 2013-02-01 | 2014-08-06 | 南京大学 | 一种Ta3N5光阳极及制备方法和应用 |
| KR101699333B1 (ko) * | 2015-06-09 | 2017-01-24 | 주식회사 현대케피코 | 노이즈 저감을 위한 공기유량센서 |
| US11596648B2 (en) | 2016-07-21 | 2023-03-07 | I2Pure Corp. | Emollient topical disinfectants |
| US9853025B1 (en) * | 2016-10-14 | 2017-12-26 | International Business Machines Corporation | Thin film metallic resistors formed by surface treatment of insulating layer |
| US10032855B1 (en) | 2017-01-05 | 2018-07-24 | International Business Machines Corporation | Advanced metal insulator metal capacitor |
| US10008558B1 (en) | 2017-01-05 | 2018-06-26 | International Business Machines Corporation | Advanced metal insulator metal capacitor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750466A (en) * | 1980-09-12 | 1982-03-24 | Fujitsu Ltd | Semiconductor memory device |
| JPS6443998A (en) * | 1987-08-11 | 1989-02-16 | Alps Electric Co Ltd | Membranous el display element |
| JP2746778B2 (ja) * | 1991-09-12 | 1998-05-06 | 京セラ株式会社 | タンタルコンデンサ |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3334323B2 (ja) * | 1994-03-17 | 2002-10-15 | ソニー株式会社 | 高誘電体膜の形成方法 |
| US5677015A (en) * | 1994-03-17 | 1997-10-14 | Sony Corporation | High dielectric constant material containing tantalum, process for forming high dielectric constant film containing tantalum, and semiconductor device using the same |
| US6201276B1 (en) * | 1998-07-14 | 2001-03-13 | Micron Technology, Inc. | Method of fabricating semiconductor devices utilizing in situ passivation of dielectric thin films |
| KR100286011B1 (ko) * | 1998-08-04 | 2001-04-16 | 황철주 | 반도체소자의캐퍼시터및그제조방법 |
| JP2000252431A (ja) * | 1999-03-01 | 2000-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6319766B1 (en) * | 2000-02-22 | 2001-11-20 | Applied Materials, Inc. | Method of tantalum nitride deposition by tantalum oxide densification |
-
1999
- 1999-12-23 KR KR10-1999-0061345A patent/KR100386447B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 TW TW089127186A patent/TW466677B/zh not_active IP Right Cessation
- 2000-12-20 JP JP2000387573A patent/JP4247421B2/ja not_active Expired - Fee Related
- 2000-12-21 GB GB0031318A patent/GB2364825B/en not_active Expired - Fee Related
- 2000-12-21 DE DE10064067A patent/DE10064067B4/de not_active Expired - Fee Related
- 2000-12-22 US US09/741,875 patent/US6287910B2/en not_active Expired - Lifetime
- 2000-12-23 CN CNB001376497A patent/CN1181529C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10064067A1 (de) | 2001-07-19 |
| CN1307359A (zh) | 2001-08-08 |
| GB0031318D0 (en) | 2001-02-07 |
| US20010005612A1 (en) | 2001-06-28 |
| GB2364825B (en) | 2004-04-14 |
| JP4247421B2 (ja) | 2009-04-02 |
| KR20010057926A (ko) | 2001-07-05 |
| TW466677B (en) | 2001-12-01 |
| US6287910B2 (en) | 2001-09-11 |
| DE10064067B4 (de) | 2009-03-12 |
| KR100386447B1 (ko) | 2003-06-02 |
| GB2364825A (en) | 2002-02-06 |
| CN1181529C (zh) | 2004-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100415538B1 (ko) | 이중 유전막을 구비한 캐패시터 및 그 제조 방법 | |
| JP4247421B2 (ja) | 半導体装置のキャパシターの製造方法 | |
| JP4493208B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US6340622B1 (en) | Method for fabricating capacitors of semiconductor device | |
| KR100422565B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US6770525B2 (en) | Method of fabricating capacitors for semiconductor devices | |
| JP4035626B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| US6656788B2 (en) | Method for manufacturing a capacitor for semiconductor devices | |
| KR100464650B1 (ko) | 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법 | |
| US6787414B2 (en) | Capacitor for semiconductor memory device and method of manufacturing the same | |
| JP2001203339A (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100504435B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100431740B1 (ko) | 고유전막을 구비한 반도체소자 및 그 제조 방법 | |
| JP2001057414A (ja) | 半導体メモリ素子のキャパシタ及びその製造方法 | |
| KR100882090B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100358065B1 (ko) | 반도체 소자의 캐패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080723 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |