JP3112073B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3112073B2
JP3112073B2 JP09311852A JP31185297A JP3112073B2 JP 3112073 B2 JP3112073 B2 JP 3112073B2 JP 09311852 A JP09311852 A JP 09311852A JP 31185297 A JP31185297 A JP 31185297A JP 3112073 B2 JP3112073 B2 JP 3112073B2
Authority
JP
Japan
Prior art keywords
film
insulating film
forming
chemical vapor
vapor deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09311852A
Other languages
English (en)
Other versions
JPH11145423A (ja
Inventor
聡 神山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP09311852A priority Critical patent/JP3112073B2/ja
Publication of JPH11145423A publication Critical patent/JPH11145423A/ja
Application granted granted Critical
Publication of JP3112073B2 publication Critical patent/JP3112073B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、高誘電率膜を用いたDRAMの容量
素子の製造方法に関する。
【0002】
【従来の技術】256MビットDRAMの開発以降にお
ける超LSIメモリデバイスの容量素子に関しては、単
位面積当たりの容量値を大きくできる、所謂、高誘電率
を有した容量絶縁膜の採用が検討されている。このよう
な容量絶縁膜の中で、減圧化学気相成長(LPCVD)
法による酸化タンタル膜は、優れたステップカバレッジ
性を有していることから、多くの研究がなされている。
例えば、図7を参照して具体的に説明すると、容量絶縁
膜として酸化タンタル膜を用いた従来のDRAMのスタ
ック型の容量素子の製造方法は、以下の要領でなされ
る。
【0003】まず、P型シリコン基板(図示せず)表面
にトランジスタ(図示せず)を形成する。このトランジ
スタを層間絶縁膜47により覆い、この層間絶縁膜47
にトランジスタのN型のソース、ドレイン領域の一方に
達するコンタクト孔58を形成する。そして、このコン
タクト孔58を介して、上述のN型のソース、ドレイン
領域に接続されるビット線56を、層間絶縁膜47表面
上に形成する。また、その上に層間絶縁膜48を形成し
て、ビット線56を含めて、層間絶縁膜47の表面上を
覆う。
【0004】次いで、層間絶縁膜47、48を貫通し
て、前記トランジスタのソース、ドレイン領域の他方に
達するコンタクト孔57を形成し、このコンタクト孔5
7を介して半導体基板上のトランジスタのソース、ドレ
イン領域の他方に接続される第1の導電体として、層間
絶縁膜48上に容量下部電極を形成する。即ち、その全
表面に燐をドーピングした多結晶シリコン膜を形成し、
この多結晶シリコン膜をパターニングして、ストレージ
ノード電極2を形成するのである。
【0005】次に、有機原料であるペンタエトキシタン
タル(Ta(C2 5 5 )ガスと酸素とを用いた減圧
化学気相成長法により、ストレージノード電極2表面上
を含めた層間絶縁膜48表面上に酸化タンタル膜11を
形成する(図7の(a)を参照)。そして、この酸化タ
ンタル膜11のリーク電流特性を改善するために、酸素
雰囲気中で高温熱処理が行われ、酸化タンタル膜11
を、緻密化された酸化タンタル膜11Bにする(図7の
(b)を参照)。
【0006】続いて、容量上部電極(プレート電極)3
を形成する(図7の(c)を参照)。なお、この容量上
部電極には、プラズマ化学気相成長(P−CVD)法あ
るいは減圧化学気相成長法による窒化タングステン(W
N)膜が用いられている。
【0007】このP−CVD法による窒化タングステン
膜の形成方法では、六フッ化タングステンガス(W
6 )、水素ガスおよび窒素ガスを、あるいは、六フッ
化タングステンガスおよびアンモニアガスを用いてお
り、その形成温度は、400℃程度である。
【0008】一方、LPCVD法による窒化タングステ
ン膜の形成方法では、六フッ化タングステンガスとアン
モニアガスを用いた反応において、ストイキオメトリな
窒化タングステン膜を形成するために、少なくとも70
0℃以上の高温が必要とされる。また、六フッ化タング
ステンガス、アンモニアガス以外に、シラン(Si
4 )、ジシラン(Si2 6 )などシラン系ガスを用
いた場合、400℃以下の低温で、数vol%のシリコ
ンを含んだ窒化タングステン膜が形成される。
【0009】
【発明が解決しようとする課題】まず、上述した容量上
部電極の形成に、プラズマ化学気相成長法を用いた場合
に、形成された窒化タングステン膜は、図8に示すよう
に、熱処理前のリーク電流特性が非常に良好である。し
かし、容量部の形成後、従来のリフロープロセスである
高温熱処理(800℃、1時間、窒素雰囲気中)を行っ
た場合、リーク電流が増加する問題が生じる。これは、
プラズマ化学気相成長法で形成した窒化タングステン膜
のステップカバレッジ性が不十分であるためである。こ
れは、高温熱処理において、酸化タンタル膜と容量上部
電極上の層間膜との間で反応が起こり、酸化タンタル膜
の組成を変化したことが原因と考えられる。
【0010】また、減圧化学気相成長法を用いた場合
に、ストイキオメトリな窒化タングステン膜を、六フッ
化タングステンとアンモニアガスを用いて形成するに
は、少なくとも、700℃以上の成長温度が必要とされ
るが、この高温での容量上部電極の形成においては、六
フッ化タングステン中のフッ素と高誘電体容量絶縁膜と
が反応し、高誘電体容量絶縁膜のリーク電流特性を著し
く劣化させというる問題がある。
【0011】一方、六フッ化タングステンガス、アンモ
ニアガスに、更にシラン(SiH4)、やジシラン(S
2 6 )などシラン系ガスを用いた場合、400℃以
下の低温で、ステップカバレッジ性の優れた窒化タング
ステン膜が形成されるが、図9に示すように、リーク電
流特性が不十分となる結果を得た。これは、窒化タング
ステン膜中に数vol%のシリコンが混入するため、こ
のシリコンと酸化タンタル膜とが反応し、リーク電流特
性の劣化が生じたと考えられる。
【0012】本発明は、上記事情に基づいてなされたも
ので、その目的とするところは、良好なリーク電流特性
を保持しながら、十分な容量値を有する容量素子部を形
成した半導体装置の製造方法を提供するにある。即ち、
本発明では、容量上部電極を形成する工程において、プ
ラズマ化学気相成長法により窒化タングステン膜を高誘
電体容量絶縁膜上に直接形成し、更に、連続して減圧化
学気相成長法によりステップカバレッジ性に優れた窒化
タングステン膜を形成するのである。
【0013】
【課題を解決するための手段】このため、本発明では、
コンタクト孔を介して半導体基板上のトランジスタのソ
ース、ドレイン領域の一方に接続される第1の導電体と
して、層間絶縁膜上に容量下部電極を形成する工程と、
前記容量下部電極を含めて前記層間絶縁膜を覆って、酸
化タンタル(Ta2 5 )あるいはチタン酸バリウムス
トロンチウム(BST)などの高誘電体容量絶縁膜を形
成する工程と、第2の導電体として、前記高誘電体容量
絶縁膜上に容量上部電極を形成する工程とを有する半導
体装置の製造方法において、前記容量上部電極は、プラ
ズマ化学気相成長(P−CVD)法により窒化タングス
テン膜を前記高誘電体容量絶縁膜上へ直接形成し、更
に、連続して減圧化学気相成長(LPCVD)法により
窒化タングステン膜を形成することで、構成されること
を特徴とする。
【0014】この場合、前記プラズマ化学気相成長法で
は、六フッ化タングステンガス、アンモニアガスを用い
て、50nm以下の窒化タングステン膜を形成し、前記
減圧化学気相成長法では、六フッ化タングステンガス、
アンモニアガス、および、シランガスあるいはジシラン
ガスを用いて、所要厚さの窒化タングステン膜を形成す
るのがよい。また、前記高誘電体容量絶縁膜を形成した
後に、これを緻密化処理する工程を含んでいるとよい。
【0015】また、好ましくは、前記容量下部電極の形
成には、化学気相成長法により、多結晶シリコン膜を堆
積形成し、この多結晶シリコン膜に燐をドーピングし、
その後、パターニングすると共に、その表面を窒化処理
するが、この場合、前記多結晶シリコン膜の代わりに、
タングステン、モリブデン、チタン、窒化タングステ
ン、窒化モリブデン、窒化チタン、タングステンシリサ
イド、モリブデンシリサイドあるいはチタンシリサイ
ド、もしくは、これらの幾つかで構成される多層構造を
採用することができる。
【0016】更に、前記容量下部電極の形成には、化学
気相成長法により、非晶質シリコン膜を堆積形成し、こ
の非晶質シリコン膜に燐をドーピングし、その後、パタ
ーニングすると共に、前記非晶質シリコン膜を、半球形
状結晶粒で覆うように表面処理し、更にその表面を窒化
処理して、多結晶シリコン膜を形成するもできる。
【0017】なお、前記高誘電体容量絶縁膜を形成する
工程では、有機系のタンタル原料あるいはチタン酸バリ
ウムストロンチウムなどの高誘電率の絶縁原料を用いる
ことができる。
【0018】
【発明の実施の形態】次に、本発明の半導体装置の製造
方法について、図面を参照して説明する。なお、本発明
の製造方法を説明するに先立って、まず、本発明に係わ
る半導体装置の構成について図1を参照して説明する。
図1は、半導体装置の模式的な断面図であり、この実施
の形態に適用されているのは、以下のようなDRAMの
構造になっている。
【0019】即ち、P型シリコン基板41表面にはNウ
エル42が形成され、Nウエル42表面には第1のPウ
エル43aが形成され、Nウエル42周辺の表面にはN
型分離領域45が形成されている。Nウエル42を除い
たP型シリコン基板41表面には第2のPウエル43b
が形成されている。また、Pウエル43aとPウエル4
3bとは、前述のN型分離領域45、および、この表面
上に設けられたフィールド酸化膜46により、素子分離
されている。第1のPウエル43a表面上には、フィー
ルド酸化膜46により素子分離された活性領域にメモリ
セルを構成する、それぞれのトランジスタ50が形成さ
れている。
【0020】図4では一対のメモリセルのみが図示して
ある。それぞれのトランジスタ50は、Pウエル43a
表面に設けられたN型のソース、ドレイン領域51aお
よび51bと、Pウエル43a表面上に設けられたゲー
ト絶縁膜52と、ゲート絶縁膜52を介してPウエル4
3a表面上に設けられた多結晶シリコン膜53ならびに
シリサイド膜54が積層してなるゲート電極55とから
構成されている。
【0021】これらトランジスタ50は第1の層間絶縁
膜47により覆われている。この層間絶縁膜47には、
一対のトランジスタ50が共用するソース、ドレイン領
域の一方(符号51a)に達するコンタクト孔58が設
けられている。そして、層間絶縁膜47表面上に設けら
れたビット線56は、このコンタクト孔58を介して、
前記ソース、ドレイン領域の一方(51a)に接続され
ている。そして、このビット線56は第2の層間絶縁膜
48により覆われている。
【0022】この層間絶縁膜48の上には、(点線で囲
んだ)容量素子部70が設けられている。即ち、この実
施の形態におけるスタック型の容量素子は、容量下部電
極(ストレージノード電極)2Aと、高誘電体容量絶縁
膜としての酸化タンタル膜11Aと、容量上部電極3A
とから構成されている。
【0023】このため、層間絶縁膜47、48を貫通し
て、一対のトランジスタ50が共用するN型のソース、
ドレイン領域の他方(符号51b)に到達するコンタク
ト孔57が穿たれ、そこを介して、領域51bに容量下
部電極2Aが接続さる。また、容量上部電極3Aは、一
対のメモリセルのそれぞれの容量素子に共通して、連続
的に形成され、第2の層間絶縁膜48表面上に延在し、
上層配線と接続するための取り出し部分となる容量上部
電極3A’を備えている。
【0024】そして、容量素子部70は、第3の層間絶
縁膜49により覆われ、層間絶縁膜49に設けられたコ
ンタクト孔67を介して、層間絶縁膜49表面上に設け
られた複数のアルミ電極71の内の1つのアルミ電極7
1aは、容量上部電極3A’に接続されている。なお、
このアルミ電極71aは、接地電位などの固定電位にな
っている。
【0025】一方、記憶装置の周辺回路を構成するトラ
ンジスタ60は、Pウエル43bの表面に設けられたN
型のソース、ドレイン領域51と、Pウエル43bの表
面上に設けられたゲート絶縁膜52と、ゲート絶縁膜5
2を介してPウエル43bの表面上に設けられた多結晶
シリコン膜53およびシリサイド膜54が積層してなる
ゲート電極55とから構成されている。
【0026】そして、ソース、ドレイン領域51の一方
に、層間絶縁膜47、48、49を通して設けられたコ
ンタクト孔68を介して、アルミ電極71bが接続され
ている。このコンタクト孔68も、前述のコンタクト孔
67と同様に、側面および底面が窒化チタン膜72に覆
われ、タングステン膜73により充填されている。同様
に、周辺回路の他のトランジスタ60のゲート電極55
は、コンタクト孔を介してアルミ電極71cに接地され
ている。
【0027】
【実施例】(第1の実施例)このような構成の半導体装
置を製造するには、本発明の製造方法が採用されるが、
その第1の実施例について、以下に具体的に説明する。
なお、図2は上述の高誘電体容量絶縁膜としての酸化タ
ンタル膜を形成ための減圧化学気相成長装置の断面模式
図、図3は容量上部電極を形成するためのプラズマ化学
気相成長装置の断面模式図、図4はそれぞれ、製造工程
順を示す図1の容量素子部70の部分拡大断面図であ
る。
【0028】まず、基板上のトランジスタのソース、ド
レイン領域を覆う第1の層間絶縁膜47の上に第2の層
間絶縁膜48を形成し、層間絶縁膜47、48を貫通す
るコンタクト孔57を形成する。その後、化学気相成長
法により多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜に燐をドーピングした後、第1の導電体(容量下部
電極)のパターニングを行い、多結晶シリコン膜2を形
成する(図4の(a)を参照)。
【0029】なお、コンタクト孔57内を充填する材料
としては、燐をドーピングした多結晶シリコン膜、別途
に予め形成したN型の多結晶シリコン膜、もしくは、タ
ングステン膜などを用いてもよい。
【0030】次に、この多結晶シリコン膜2の表面の自
然酸化膜を、希釈フッ酸により除去した後、ランプアニ
ールを用いた急速熱窒化(RTN)処理を行い、多結晶
シリコン2の表面を窒化して、その表面に窒化シリコン
膜(SiNX )(図示せず)を形成し、緻密化された容
量下部電極2Aに変換する(図4の(b)を参照)。
【0031】なお、RTN処理としては、アンモニア
(NH3 )ガス中での処理が好ましく、RTN処理は8
00〜1100℃の温度で行うのが適している。また、
自然酸化膜の除去には、別に、無水フッ酸を用いても良
い。
【0032】次に、この容量下部電極2Aの表面を含め
た層間絶縁膜48表面上に、酸化タンタル膜(図示せ
ず)を減圧化学気相成長法により堆積する。この形成に
は、図2に示す減圧化学気相成長法のための製造装置を
使用する。原料ガスとしては、ペンタエトキシタンタル
(Ta(OC2 5 5 )ガスなど有機系からなるタン
タル原料と酸素とを用いる。
【0033】また、ペンタエトキシタンタルガスは、ヒ
ータ14により、気化室15内にてペンタエトキシタン
タルを気化すると共に、キャリヤガスであるアルゴンガ
スにより、バルブ22dを介して、反応炉19に供給さ
れる。なお、アルゴンガスは導入管23を通し、バルブ
22cを経由して気化室15に送られる。
【0034】反応炉には、半導体ウエハ18を搭載した
基板ホルダ17が載置されており、ここには、同時に、
酸素ガスが、酸素ガス導入管12を通し、バルブ22b
を経由して導入される。反応炉19は、ヒータ16によ
り熱せられているので、導入されたペンタエトキシタン
タルガスと酸素ガスとが化学気相反応を起こし、半導体
ウエハ18の表面上に酸化タンタル膜を堆積する。
【0035】この際の成長条件としては、気化室15の
加熱温度が30〜220℃、キャリヤガスであるアルゴ
ンガスの流量が10〜5000sccm、酸素ガスの流
量が0.1〜20SLM、圧力が1×102 〜1×10
4 Paで行うのが、この実施例において、適している。
なお、反応炉19には、別にアルゴンガスもしくは窒素
ガスなどの導入管13が接続されていて、これを通し、
バルブ22aを経由して、アルゴンガス、もしくは窒素
ガスが導入される。
【0036】なお、キャリヤガスとして、この実施例で
は、アルゴンガスを用いているが、アルゴンガス以外に
ヘリウムなどの不活性ガス、もしくは、窒素ガスなどを
用いても、同様な機能が発揮される。また、図中、符号
20は排気のための真空ポンプ、21は排気管である。
【0037】そして、酸化タンタル膜が堆積された後、
この酸化タンタル膜の緻密化処理を行うことにより、酸
化タンタル膜11Aが形成される(図4の(c)を参
照)。この処理には、電気炉による加熱、ランプアニー
ルを用いた急速加熱、プラズマ処理による加熱、もしく
は、紫外線照射による加熱の少なくとも1つを用いてお
り、酸素雰囲気もしくは亜酸化窒素(N2 O)雰囲気中
で行われる。
【0038】続いて、酸化タンタル膜11A上へ容量上
部電極である窒化タングステン膜をプラズマ化学気相成
長装置を用いて形成する。この形成には、図3に示すプ
ラズマ化学気相成長法のための装置が使用される。ここ
では、まず、バルブ306を通してアンモニアガスを反
応室311へ導入し、反応室311の圧力が安定した
後、高周波電源312により反応室311にプラズマを
発生させ、その後、バルブ302を通して六フッ化タン
グステンガス(WF6 )を導入し、窒化タングステン膜
を形成する。
【0039】この場合の形成条件として、反応室加熱温
度:室温〜500℃、アンモニアガスの流量:10〜5
000sccm、六フッ化タングステンガスの流量:1
0〜5000sccm、圧力:1×102 〜1×104
Pa、膜厚:50nm以下で行うのが適している。な
お、この実施例では、アンモニアガスと六フッ化タング
ステンガスを用いているが、それ以外に、水素ガスを添
加する方法や六フッ化タングステンガス、窒素ガスおよ
び水素ガスを用いた場合においても、同様な機能が発揮
できる。
【0040】これらプラズマ化学気相成長法による窒化
タングステン膜のステップカバレッジ性は不十分であ
る。このため、本発明では、更に連続して減圧化学気相
成長法によりステップカバレッジ性の優れた窒化タング
ステン膜を形成する。
【0041】即ち、この形成方法として、バルブ306
を通してアンモニアガスを、また、バルブ302を通し
て六フッ化タングステンガスを、更に、バルブ301を
通してシランガスを、それぞれ、反応室311に導入
し、シャワー電極310を付勢して、ウエハー(基板)
上に窒化タングステン膜を形成する。この場合の形成条
件として、ヒータによる反応室加熱温度:200〜50
0℃、アンモニアガスの流量:10〜5000scc
m、六フッ化タングステンガスの流量:10〜5000
sccm、シランガスの流量:10〜5000scc
m、圧力:1×102〜1×104 Paで行うのが適し
ている。
【0042】なお、この実施例では、アンモニアガスお
よび六フッ化タングステンガスおよびシランガスを用い
ているが、上述のシランガスの代わりとして、ジシラン
ガスを用いた場合においても、同様な機能を発揮でき
る。
【0043】その後、第3の層間絶縁膜49の堆積、お
よび、リフロー、更には、コンタクト孔67、68など
の形成、コンタクトの燐拡散層の形成、幾つかのアルミ
電極71、71a、71b、71cなどの形成が行われ
て、DRAMが完成する。この場合の容量素子部70が
形成された後の高温熱処理は、層間絶縁膜49のリフロ
ー、コンタクト孔68底面へのコンタクトの燐拡散層の
形成のための活性化熱処理であり、400〜850℃の
温度範囲で行われる。
【0044】この実施例の採用により得られた容量素子
の容量値は、酸化シリコン膜の換算膜厚にして、約2.
5nm程度(Cs=14fF/μm2 )が得られ、酸化
タンタル膜を用いることにより、高い容量値の絶縁膜を
形成できる。
【0045】リーク電流特性のグラフである図6を参照
すると、この実施例の採用により得られた容量素子のリ
ーク電流特性は、従来技術であるプラズマ化学気相法に
より形成した窒化タングステン膜を用いた場合(図8の
(a)を参照)あるいは減圧化学気相成長法により形成
した窒化タングステン膜を用いた場合(図8の(b)を
参照)と比較して、良好で安定した特性が得られてい
る。
【0046】これは、従来技術で形成する容量上部電極
が、プラズマ化学気相成長法により形成する窒化タング
ステン膜であるため、高温熱処理において、酸化タンタ
ル膜と容量上部電極上の層間膜との間で反応が起り、ス
テップカバレッジ性が不十分であること、また、減圧化
学気相成長法により形成する窒化タングステン膜が、窒
化タングステン膜中に数vol%のシリコンを混入する
ため、このシリコンと酸化タンタル膜とが反応し、リー
ク電流特性の劣化を生じることと対比される。即ち、本
発明においては、良好なリーク電流特性の得られるプラ
ズマ化学気相成長法により窒化タングステン膜を例え
ば、50nm以下で、高誘電体容量絶縁膜上へ直接形成
し、更に、連続して減圧化学気相成長法によりステップ
カバレッジ性の優れた窒化タングステン膜を形成する。
このことにより、高温後熱処理において安定した容量素
子部が形成できるのである。
【0047】なお、本実施例では、容量絶縁膜として酸
化タンタル膜を用いたが、本発明はこれに限定されるも
のでなく、チタン酸バリウムストロンチウム膜など、他
の高誘電体率絶縁膜を用いた場合においても同様な効果
がある。また、第1の導電体膜として、燐をドーピング
した多結晶シリコンについて述べたが、本発明の実施例
としては、これに限定されるものではなく、タングステ
ン、モリブデン、チタン、窒化タングステン、窒化モリ
ブデン、窒化チタン、タングステンシリサイド、モリブ
デンシリサイドあるいはチタンシリサイド、もしくは、
これらの幾つかを用いた多層構造の導電体膜を採用して
も、同様な効果がある。
【0048】(実施例2)続いて、本発明の第2の実施
例について説明する。第2の実施例においては、まず、
第1の実施例と同様に、第2の層間絶縁膜48を形成し
てから、層間絶縁膜47、48を貫通するコンタクト孔
57を形成する。その後、化学気相成長法により、燐を
ドーピングした非晶質シリコン膜112を形成する(図
5の(a)を参照)。なお、コンタクト孔57内を充填
する材料としては、非晶質シリコン膜112を形成する
ために、上述の燐ドープ非晶質シリコン膜でもよいが、
別途に予め形成したN型の多結晶シリコン膜もしくはタ
ングステン膜などでよい。
【0049】次に、この非晶質シリコン膜112表面の
自然酸化膜を、希釈フッ酸により除去した後、シラン
(SiH4 )ガスを用いた分子線照射により、非晶質シ
リコン膜112表面を、粗面シリコン(半球形状シリコ
ン結晶粒(HSG)を有した表面)に変換させる。更
に、アンモニアガスを用いたランプアニールによるRT
N処理により、表面に窒化された多結晶シリコン膜11
3を形成する(図5の(b)を参照)。
【0050】更に、第1の実施例と同様に、緻密化され
た酸化タンタル膜11Aを堆積形成し(図5の(c)を
参照)、プレート電極3を構成する(図5の(d)を参
照)。それ以降の工程は、第1の実施例と同様である。
【0051】第2の実施例による1セル当たりの容量値
は、第1実施例の場合と比較して、約2倍以上の高容量
値を得ることができる。これは、粗面シリコンの採用に
より、容量下部電極2Aの実効表面積が増大したためで
ある。
【0052】第2の実施例により得られた容量素子のリ
ーク電流特性は、第1実施例で述べたように、図6に示
すのとほぼ同等な結果が得られる。これは、第1実施例
と同様、本発明の製造方法で容量上部電極を形成するこ
とにより、高温後の熱処理においても、安定した容量素
子部が形成できるためである。
【0053】なお、本実施例では、容量絶縁膜として酸
化タンタル膜を用いたが、本発明の実施例としては、こ
れに限定されるものでなく、チタン酸バリウムストロン
チウム膜など、他の高誘電率絶縁膜を用いた場合におい
ても、同様な機能を発揮することができる。また、本実
施例および実施例1では、ストレージノードとしてシリ
コンを用いているが、このストレージノードは、シリコ
ンに限らず、WSi2などの金属シリサイド、Wなどの
高融点金属、白金などの貴金属、酸化物導電体など、凡
そ、容量膜形成の際に変質することのない導電性材料を
用いた場合においても、同様な効果がある。
【0054】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法を用いることにより、DRAMにおいて、
良好なリーク電流で、十分な容量値を有した容量素子部
の形成でき、しかも、コンタクト抵抗の低いバリアメタ
ル層の形成ができる。
【図面の簡単な説明】
【図1】本発明の製造方法を適用するDRAM素子構造
を示す断面模式図である。
【図2】本発明で使用する酸化タンタル膜の減圧化学気
相成長装置の構成図である。
【図3】同じく、容量上部電極を形成するためのプラズ
マ化学気相成長装置の構成図である。
【図4】本発明の第1の実施例の製造工程について説明
するため、図1における容量素子部70の部分を拡大し
た断面図である。
【図5】同じく、第2の実施例の容量素子部の製造工程
を説明するための断面図である。
【図6】両実施例の容量素子部のリーク電流特性図であ
る。
【図7】従来の容量素子部の製造工程の断面図である。
【図8】従来の容量素子部のリーク電流特性図(容量上
部電極として、プラズマ化学気相成長法による窒化タン
グステン膜を用いた場合)である。
【図9】従来の容量素子部の製造工程の断面図(容量上
部電極として、減圧化学気相成長法による窒化タングス
テン膜を用いた場合)である。
【符号の説明】
2A ストレージノード(容量下部電極) 3A 容量上部電極 11A 酸化タンタル膜(高誘電体絶縁膜) 41 シリコン基板 42 Nウエル 43a、43b Pウエル 45 分離領域 46 フィールド酸化膜 47、48 層間絶縁膜 51a、51b ソース、ドレイン領域 52 ゲート絶縁膜 53 多結晶シリコン膜 54 シリサイド膜 55 絶縁膜 56 ビット線 57、58 コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−157965(JP,A) 特開 平4−206569(JP,A) 特開 平10−261772(JP,A) 特開 平7−66300(JP,A) 特開 平2−151060(JP,A) 特開 平7−273220(JP,A) 特開 平9−199690(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/31 H01L 21/8242

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 コンタクト孔を介して半導体基板上のト
    ランジスタのソース、ドレイン領域の一方に接続される
    第1の導電体として、層間絶縁膜上に容量下部電極を形
    成する工程と、前記容量下部電極を含めて前記層間絶縁
    膜を覆って、酸化タンタル(Ta)あるいはチタ
    ン酸バリウムストロンチウム(BST)高誘電体容量
    絶縁膜を形成する工程と、第2の導電体として、前記高
    誘電体容量絶縁膜上に容量上部電極を形成する工程とを
    有する半導体装置の製造方法において、前記容量上部電
    極は、プラズマ化学気相成長(P−CVD)法により窒
    化タングステン膜を前記高誘電体容量絶縁膜上へ直接形
    成し、更に、連続して減圧化学気相成長(LPCVD)
    法により窒化タングステン膜を形成することで、構成さ
    れることを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記プラズマ化学気相成長法では、六フ
    ッ化タングステンガス、アンモニアガスを用いて、50
    nm以下の窒化タングステン膜を形成し、前記減圧化学
    気相成長法では、六フッ化タングステンガス、アンモニ
    アガス、および、シランガスあるいはジシランガスを用
    いて、所要厚さの窒化タングステン膜を形成することを
    特徴とする請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 前記高誘電体容量絶縁膜を形成した後
    に、これを緻密化処理する工程を含んでいる請求項1あ
    るいは2に記載の半導体装置の製造方法。
  4. 【請求項4】 前記容量下部電極の形成には、化学気相
    成長法により、多結晶シリコン膜を堆積形成し、この多
    結晶シリコン膜に燐をドーピングし、その後、パターニ
    ングすると共に、その表面を窒化処理することを特徴と
    する請求項1ないし3の何れかに記載の半導体装置の製
    造方法。
  5. 【請求項5】 前記多結晶シリコン膜の代わりに、タン
    グステン、モリブデン、チタン、窒化タングステン、窒
    化モリブデン、窒化チタン、タングステンシリサイド、
    モリブデンシリサイドあるいはチタンシリサイド、もし
    くは、これらの幾つかで構成される多層構造を採用する
    ことを特徴とする請求項4に記載の半導体装置の製造方
    法。
  6. 【請求項6】 前記容量下部電極の形成には、化学気相
    成長法により、非晶質シリコン膜を堆積形成し、この非
    晶質シリコン膜に燐をドーピングし、その後、パターニ
    ングすると共に、前記非晶質シリコン膜を、半球形状結
    晶粒で覆うように表面処理し、更にその表面を窒化処理
    して、多結晶シリコン膜を形成することを特徴とする請
    求項1ないし3の何れかに記載の半導体装置の製造方
    法。
  7. 【請求項7】 前記高誘電体容量絶縁膜を形成する工程
    では、有機系のタンタル原料あるいはチタン酸バリウム
    ストロンチウムなどの高誘電率の絶縁原料を用いること
    を特徴とする請求項1ないし6の何れかに記載の半導体
    装置の製造方法。
JP09311852A 1997-11-13 1997-11-13 半導体装置の製造方法 Expired - Fee Related JP3112073B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09311852A JP3112073B2 (ja) 1997-11-13 1997-11-13 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09311852A JP3112073B2 (ja) 1997-11-13 1997-11-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH11145423A JPH11145423A (ja) 1999-05-28
JP3112073B2 true JP3112073B2 (ja) 2000-11-27

Family

ID=18022200

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09311852A Expired - Fee Related JP3112073B2 (ja) 1997-11-13 1997-11-13 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3112073B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7232707B2 (ja) 2019-05-21 2023-03-03 トーソー株式会社 ブラケット構造

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265260B1 (en) * 1999-01-12 2001-07-24 Lucent Technologies Inc. Method for making an integrated circuit capacitor including tantalum pentoxide
KR100587048B1 (ko) * 2000-06-01 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100464938B1 (ko) * 2000-12-22 2005-01-05 주식회사 하이닉스반도체 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR100418580B1 (ko) 2001-06-12 2004-02-21 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
JP2009141372A (ja) * 2008-12-22 2009-06-25 Hitachi Kokusai Electric Inc 酸化タンタル薄膜の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7232707B2 (ja) 2019-05-21 2023-03-03 トーソー株式会社 ブラケット構造

Also Published As

Publication number Publication date
JPH11145423A (ja) 1999-05-28

Similar Documents

Publication Publication Date Title
JP2679599B2 (ja) 半導体装置の製造方法
JP2786071B2 (ja) 半導体装置の製造方法
US5486488A (en) Process for manufacturing semiconductor device
US6071771A (en) Semiconductor processing method of forming a capacitor and capacitor constructions
KR100222455B1 (ko) 반도체 장치 및 그의 제조방법
JP3141553B2 (ja) 半導体装置の製造方法
US6555432B2 (en) Integrated capacitor bottom electrode for use with conformal dielectric
KR100207444B1 (ko) 반도체 장치의 고유전막/전극 및 그 제조방법
US6624069B2 (en) Methods of forming integrated circuit capacitors having doped HSG electrodes
US6400552B2 (en) Capacitor with conductively doped Si-Ge alloy electrode
JP3487407B2 (ja) コンデンサの製造方法
JP2778451B2 (ja) 半導体装置の製造方法
US20020160565A1 (en) Capacitor for semiconductor devices and a method of fabricating such capacitors
US7064052B2 (en) Method of processing a transistor gate dielectric film with stem
JP3112073B2 (ja) 半導体装置の製造方法
JPH05243524A (ja) 半導体装置の製造方法
KR20010102091A (ko) 아날로그 회로용의 커패시터 및 그것의 제조 방법
JP4063570B2 (ja) 半導体素子のキャパシタ形成方法
JP3196700B2 (ja) 半導体装置の製造方法
KR100342873B1 (ko) 반도체장치의 커패시터 제조방법
JPH11163282A (ja) 半導体装置の製造方法
KR100504434B1 (ko) 반도체장치의 커패시터 제조방법
KR100414868B1 (ko) 캐패시터의 제조 방법
KR20010008502A (ko) 반도체장치의 커패시터 제조방법
KR20020018355A (ko) 반도체장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090922

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees