JP2001237393A - 半導体構造素子の製造方法 - Google Patents
半導体構造素子の製造方法Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリの製造方法を提供する。
【解決手段】 半導体基板（１）上にスイッチングトラ
ンジスタ（２）を形成し、この上にアイソレーション層
（４）を施し、該アイソレーション層上に白金からなる
下方電極（７）及び強誘電体又は常誘電体誘電体（８）
を有するメモリキャパシタを形成する。誘電体をさらな
る製造工程において水素の侵入から保護するために、ア
イソレーション層（４）内に第１のバリア層（５）を包
埋しかつメモリキャパシタの製造後に、第１のバリア層
（５）と結合する第２のバリヤー層（１０）を堆積させ
る。
ンジスタ（２）を形成し、この上にアイソレーション層
（４）を施し、該アイソレーション層上に白金からなる
下方電極（７）及び強誘電体又は常誘電体誘電体（８）
を有するメモリキャパシタを形成する。誘電体をさらな
る製造工程において水素の侵入から保護するために、ア
イソレーション層（４）内に第１のバリア層（５）を包
埋しかつメモリキャパシタの製造後に、第１のバリア層
（５）と結合する第２のバリヤー層（１０）を堆積させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項１記載の半
導体構造素子の製造方法に関する。特に、本発明は、ス
イッチングトランジスタ及びメモリキャパシタを有し、
そのキャパシタプレートが白金族金属を含有しかつそれ
らの間に強誘電体又は常誘電体材料が誘電体として使用
されている、不揮発性のメモリセルを製造する方法に関
する。
導体構造素子の製造方法に関する。特に、本発明は、ス
イッチングトランジスタ及びメモリキャパシタを有し、
そのキャパシタプレートが白金族金属を含有しかつそれ
らの間に強誘電体又は常誘電体材料が誘電体として使用
されている、不揮発性のメモリセルを製造する方法に関
する。
【０００２】慣用のマイクロエレクトロニック半導体メ
モリ構造素子（ＤＲＡＭｓ）は、大体において選択又は
スイッチングトランジスタ及びメモリキャパシタからな
り、該メモリキャパシタにおいて２つのキャパシタプレ
ートの間に誘電体材料が挿入されている。誘電体として
は、通常大抵は最大約８の誘電率を有する酸化物層又は
窒化物層が使用される。メモリキャパシタの小型化並び
に不揮発性メモリを製造するために、明らかに高い誘電
率を有する新規のキャパシタ材料（強誘電体又は常誘電
体）が必要である。これらの材料の対は、刊行物W. Hoe
nlein著“NeueDielektrika fuer Gbit-Speicherchip
s”, Phys. B1. 55 (1999)に挙げられている。高い集積
密度の不揮発性半導体メモリ構造素子において使用する
ために強誘電体キャパシタを製造するためには、例えば
強誘電体材料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９
（ＳＢＴ又はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（Ｐ
ＺＴ）、又はＢｉ４Ｔｉ３Ｏ１２（ＢＴＯ）をキャパシ
タプレート間の誘電体として使用することができる。し
かしまた、常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ
３（ＢＳＴ）を使用することもできる。
モリ構造素子（ＤＲＡＭｓ）は、大体において選択又は
スイッチングトランジスタ及びメモリキャパシタからな
り、該メモリキャパシタにおいて２つのキャパシタプレ
ートの間に誘電体材料が挿入されている。誘電体として
は、通常大抵は最大約８の誘電率を有する酸化物層又は
窒化物層が使用される。メモリキャパシタの小型化並び
に不揮発性メモリを製造するために、明らかに高い誘電
率を有する新規のキャパシタ材料（強誘電体又は常誘電
体）が必要である。これらの材料の対は、刊行物W. Hoe
nlein著“NeueDielektrika fuer Gbit-Speicherchip
s”, Phys. B1. 55 (1999)に挙げられている。高い集積
密度の不揮発性半導体メモリ構造素子において使用する
ために強誘電体キャパシタを製造するためには、例えば
強誘電体材料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９
（ＳＢＴ又はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（Ｐ
ＺＴ）、又はＢｉ４Ｔｉ３Ｏ１２（ＢＴＯ）をキャパシ
タプレート間の誘電体として使用することができる。し
かしまた、常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ
３（ＢＳＴ）を使用することもできる。
【０００３】しかしながら、これらの新規の誘電体、強
誘電体又は常誘電体の使用は、半導体製造技術に新たな
挑戦を迫る。即ち、まずこれらの新規の材料は、もはや
伝統的電極材料多結晶シリコンと組合せることができな
い。従って、不活性電極材料、例えば白金族金属又はそ
れらの導電性酸化物（例えばＲｕＯ２）を使用しなけれ
ばならない。このための理由は、強誘電体の堆積後に該
強誘電体は酸素含有雰囲気内で約５５０〜８００℃の温
度で数回熱処理（状態調節）しなければならないことに
ある。従って、強誘電体と電極との不所望の化学反応を
回避するために、該電極は少なくとも白金又は別の十分
に熱安定性かつ不活性材料、例えば別の白金族金属（Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製造される。
誘電体又は常誘電体の使用は、半導体製造技術に新たな
挑戦を迫る。即ち、まずこれらの新規の材料は、もはや
伝統的電極材料多結晶シリコンと組合せることができな
い。従って、不活性電極材料、例えば白金族金属又はそ
れらの導電性酸化物（例えばＲｕＯ２）を使用しなけれ
ばならない。このための理由は、強誘電体の堆積後に該
強誘電体は酸素含有雰囲気内で約５５０〜８００℃の温
度で数回熱処理（状態調節）しなければならないことに
ある。従って、強誘電体と電極との不所望の化学反応を
回避するために、該電極は少なくとも白金又は別の十分
に熱安定性かつ不活性材料、例えば別の白金族金属（Ｐ
ｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製造される。
【０００４】メモリキャパシタを集積するために、水素
含有雰囲気内で行われる製造工程が必要である。例えば
金属化部及びトランジスタの状態調節のためには、９５
％が窒素（Ｎ２）及び５％が水素（Ｈ２）からなる保護
ガス（Formiergas）内での熱処理が必要である。しかし
ながら、処理されるメモリキャパシタ、即ち誘電体への
水素の侵入は、還元反応により誘電体の酸化物セラミッ
クの崩壊を惹起することがある。さらに、窒化シリコン
不動態化層もしくは金属間酸化物のプラズマアシステッ
ド堆積（ＰＥＣＶＤ）は、層内の高い水素含量に基づき
誘電体の強誘電体もしくは常誘電体材料の還元を惹起す
る。
含有雰囲気内で行われる製造工程が必要である。例えば
金属化部及びトランジスタの状態調節のためには、９５
％が窒素（Ｎ２）及び５％が水素（Ｈ２）からなる保護
ガス（Formiergas）内での熱処理が必要である。しかし
ながら、処理されるメモリキャパシタ、即ち誘電体への
水素の侵入は、還元反応により誘電体の酸化物セラミッ
クの崩壊を惹起することがある。さらに、窒化シリコン
不動態化層もしくは金属間酸化物のプラズマアシステッ
ド堆積（ＰＥＣＶＤ）は、層内の高い水素含量に基づき
誘電体の強誘電体もしくは常誘電体材料の還元を惹起す
る。
【０００５】技術の現況においては、従来、前記問題を
メモリキャパシタに不動態化層を堆積させることにより
解決することが試みられた。例えばＵＳ−ＰＳ５,５２
３,５９５には、半導体構造素子の製造方法が記載さ
れ、該方法は、スイッチングトランジスタを半導体基板
内に形成し、該スイッチングトランジスタ上に第１のア
イソレーション層を堆積させ、該第１のアイソレーショ
ン層上にスイッチングトランジスタと結合した強誘電体
メモリキャパシタを形成し、該メモリキャパシタの上方
に第２のアイソレーション層を施しかつこの上にＴｉＯ
Ｎからなる水素の侵入に対するバリア層を堆積させる。
この従来公知のバリア層により、メモリキャパシタの上
方電極を通過する水素の侵入が防止される。もちろん、
第１のアイソレーション層を通過する水素の拡散も可能
であり、かつさらに第１の電極及び下方電極を通過して
誘電体内への拡散も可能でありかつそれによりメモリキ
ャパシタの崩壊が生じることがある。他面では、保護ガ
ス内の水素成分は放棄することができない。それという
のも、水素により自由結合（ダングリングボンド“dang
ling bonds”）は半導体内、特に電極に対する境界面で
及びゲート酸化物内で飽和されるべきであるからでる。
この場合、メモリキャパシタの下方電極を通る水素の拡
散及び強誘電体の引き続いての飽和は排除されない。
メモリキャパシタに不動態化層を堆積させることにより
解決することが試みられた。例えばＵＳ−ＰＳ５,５２
３,５９５には、半導体構造素子の製造方法が記載さ
れ、該方法は、スイッチングトランジスタを半導体基板
内に形成し、該スイッチングトランジスタ上に第１のア
イソレーション層を堆積させ、該第１のアイソレーショ
ン層上にスイッチングトランジスタと結合した強誘電体
メモリキャパシタを形成し、該メモリキャパシタの上方
に第２のアイソレーション層を施しかつこの上にＴｉＯ
Ｎからなる水素の侵入に対するバリア層を堆積させる。
この従来公知のバリア層により、メモリキャパシタの上
方電極を通過する水素の侵入が防止される。もちろん、
第１のアイソレーション層を通過する水素の拡散も可能
であり、かつさらに第１の電極及び下方電極を通過して
誘電体内への拡散も可能でありかつそれによりメモリキ
ャパシタの崩壊が生じることがある。他面では、保護ガ
ス内の水素成分は放棄することができない。それという
のも、水素により自由結合（ダングリングボンド“dang
ling bonds”）は半導体内、特に電極に対する境界面で
及びゲート酸化物内で飽和されるべきであるからでる。
この場合、メモリキャパシタの下方電極を通る水素の拡
散及び強誘電体の引き続いての飽和は排除されない。
【０００６】
【発明が解決しようとする課題】従って、本発明の課題
は、強誘電体又は常誘電体材料を誘電体のために使用す
るメモリキャパシタを十分に水素の侵入に対して保護す
ることができる半導体メモリを製造する方法を提供する
ことである。
は、強誘電体又は常誘電体材料を誘電体のために使用す
るメモリキャパシタを十分に水素の侵入に対して保護す
ることができる半導体メモリを製造する方法を提供する
ことである。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
り、 ａ）半導体基板上にスイッチングトランジスタを形成
し、 ｂ）スイッチングトランジスタ上にアイソレーション層
を施し、該アイソレーション層内に、特に水素の侵入に
対する第１のバリア層を包埋し、 ｃ）アイソレーション層上に、下方電極及び上方電極並
びにそれらの間に堆積した金属酸化物含有層を含む、ス
イッチングトランジスタと結合されたメモリキャパシタ
を施し、 ｄ）垂直方向のエッチング工程でアイソレーション層を
メモリキャパシタの外側で一定の深さまで除去し、その
際第１のバリア層を外側に向かって露出させ、 ｅ）メモリキャパシタ上及びアイソレーション層上及び
第１のバリア層上に、特に水素の侵入に対する第２のバ
リア層を施すことを特徴とする半導体構造素子を製造す
る方法により解決される。
り、 ａ）半導体基板上にスイッチングトランジスタを形成
し、 ｂ）スイッチングトランジスタ上にアイソレーション層
を施し、該アイソレーション層内に、特に水素の侵入に
対する第１のバリア層を包埋し、 ｃ）アイソレーション層上に、下方電極及び上方電極並
びにそれらの間に堆積した金属酸化物含有層を含む、ス
イッチングトランジスタと結合されたメモリキャパシタ
を施し、 ｄ）垂直方向のエッチング工程でアイソレーション層を
メモリキャパシタの外側で一定の深さまで除去し、その
際第１のバリア層を外側に向かって露出させ、 ｅ）メモリキャパシタ上及びアイソレーション層上及び
第１のバリア層上に、特に水素の侵入に対する第２のバ
リア層を施すことを特徴とする半導体構造素子を製造す
る方法により解決される。
【０００８】この場合、金属酸化物含有層は好ましくは
強誘電体又は常誘電体材料である。
強誘電体又は常誘電体材料である。
【０００９】好ましくは、アイソレーション層を施した
後に該アイソレーション層内に接点孔をスイッチングト
ランジスタの接続領域、例えばＭＯＳスイッチングトラ
ンジスタのドレイン領域までエッチングかつ導電性材料
を充填し、かつ引き続きスイッチングトランジスタの下
方電極を少なくとも部分的に接点孔の上方に施す形式
で、スイッチングトランジスタとメモリキャパシタとを
接続する。この場合付加的に、接点孔の充填前に該接点
孔の内壁を、特に水素の侵入に対する第３のバリア層で
ライニングすることもできる。それにより、付加的に水
素が導電性材料が充填された接点孔（プラグ）内に拡散
侵入しかつ接点孔の導電性材料及び下方電極を経て金属
酸化物層内に侵入することが阻止される。それにより、
製造されたメモリキャパシタは完全にバリア層により封
入される。
後に該アイソレーション層内に接点孔をスイッチングト
ランジスタの接続領域、例えばＭＯＳスイッチングトラ
ンジスタのドレイン領域までエッチングかつ導電性材料
を充填し、かつ引き続きスイッチングトランジスタの下
方電極を少なくとも部分的に接点孔の上方に施す形式
で、スイッチングトランジスタとメモリキャパシタとを
接続する。この場合付加的に、接点孔の充填前に該接点
孔の内壁を、特に水素の侵入に対する第３のバリア層で
ライニングすることもできる。それにより、付加的に水
素が導電性材料が充填された接点孔（プラグ）内に拡散
侵入しかつ接点孔の導電性材料及び下方電極を経て金属
酸化物層内に侵入することが阻止される。それにより、
製造されたメモリキャパシタは完全にバリア層により封
入される。
【００１０】選択的に、製造工程ｄ）で第１のアイソレ
ーション層を第１のバリア層の深さまで除去することが
でき、その際場合によりバリア層をエッチストッパ層と
して使用することことができる。これに対して選択的
に、製造工程ｄ）でアイソレーション層を第１のバリア
層の下の深さまで除去することもできる。
ーション層を第１のバリア層の深さまで除去することが
でき、その際場合によりバリア層をエッチストッパ層と
して使用することことができる。これに対して選択的
に、製造工程ｄ）でアイソレーション層を第１のバリア
層の下の深さまで除去することもできる。
【００１１】第１のバリア層は、有利にＳｉ３Ｎ４から
製造され、この際減圧化学的気相成長法（ＬＰＣＶＤ）
が特に良好な結果をもたらす。第１のバリア層の材料と
しては、ＺｒＯ２もしくはＳｉＯ２／ＺｒＯ２を選択す
ることもできる。技術の現況で自体公知の材料Ａｌ２Ｏ
３、ＴｉＯ２、Ｔａ２Ｏ５を、第１のバリア層のための
材料として使用することもできる。
製造され、この際減圧化学的気相成長法（ＬＰＣＶＤ）
が特に良好な結果をもたらす。第１のバリア層の材料と
しては、ＺｒＯ２もしくはＳｉＯ２／ＺｒＯ２を選択す
ることもできる。技術の現況で自体公知の材料Ａｌ２Ｏ
３、ＴｉＯ２、Ｔａ２Ｏ５を、第１のバリア層のための
材料として使用することもできる。
【００１２】第１のアイソレーション層内にエッチング
された接点孔の内壁をライニングする第３のバリア層の
ために、原理的に第１のバリア層のためと同じ材料を使
用することができる。第３のバリア層のための材料とし
てＳｉ３Ｎ４層を選択するためには、この場合も堆積は
ＬＰＣＶＤにより行う。
された接点孔の内壁をライニングする第３のバリア層の
ために、原理的に第１のバリア層のためと同じ材料を使
用することができる。第３のバリア層のための材料とし
てＳｉ３Ｎ４層を選択するためには、この場合も堆積は
ＬＰＣＶＤにより行う。
【００１３】メモリキャパシタ上に堆積した第２のバリ
ア層は、ＳｉＯｘ−ＳｉＯＮ−Ｓｉ ３Ｎ４層組合せから
構成されていてもよく、この場合にはまず好ましくはＣ
ＶＤ（chemical vapour deposition）によりＳｉＯｘ層
を成長させ、引き続き同様に好ましくはＣＶＤでＳｉＯ
Ｎ層を堆積させかつ最後に好ましくはＬＰＣＶＤでＳｉ
３Ｎ４層を施す。この場合、誘電体の強誘電体又は常誘
電体材料を、Ｓｉ３Ｎ ４層のＬＰＣＶＤ堆積の際に生じ
る比較的大量の水素から保護するために、付加的に層組
合せの下又は層組合せの個々の層の間に酸化物又は窒化
物バリア層（Ｘ層）を堆積させることができる。従っ
て、層組合せの層構造は、例えばＸ−ＳｉＯ２−ＳｉＯ
Ｎ−Ｓｉ３Ｎ４又はＳｉＯ２−Ｘ−ＳｉＯＮ−Ｓｉ３Ｎ
４である。Ｘ層のための材料としては、例えばＴａ２Ｏ
５、Ｂｉ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、Ｎｂ２Ｏ５、
ＭｇＯ、Ｖ２Ｏ５、ＣｅＯ２、Ｙ２Ｏ３、ＺｒＯ２、Ｂ
Ｎ、ＡｌＮ並びにあらゆる希土類酸化物を使用すること
ができる。さらに酸化シリコン層のＣＶＤ堆積の結果と
して強誘電体又は常誘電体の損傷をアニールするため
に、付加的に好ましくはＳｉＯｘ堆積の後に熱処理を行
う。
ア層は、ＳｉＯｘ−ＳｉＯＮ−Ｓｉ ３Ｎ４層組合せから
構成されていてもよく、この場合にはまず好ましくはＣ
ＶＤ（chemical vapour deposition）によりＳｉＯｘ層
を成長させ、引き続き同様に好ましくはＣＶＤでＳｉＯ
Ｎ層を堆積させかつ最後に好ましくはＬＰＣＶＤでＳｉ
３Ｎ４層を施す。この場合、誘電体の強誘電体又は常誘
電体材料を、Ｓｉ３Ｎ ４層のＬＰＣＶＤ堆積の際に生じ
る比較的大量の水素から保護するために、付加的に層組
合せの下又は層組合せの個々の層の間に酸化物又は窒化
物バリア層（Ｘ層）を堆積させることができる。従っ
て、層組合せの層構造は、例えばＸ−ＳｉＯ２−ＳｉＯ
Ｎ−Ｓｉ３Ｎ４又はＳｉＯ２−Ｘ−ＳｉＯＮ−Ｓｉ３Ｎ
４である。Ｘ層のための材料としては、例えばＴａ２Ｏ
５、Ｂｉ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、Ｎｂ２Ｏ５、
ＭｇＯ、Ｖ２Ｏ５、ＣｅＯ２、Ｙ２Ｏ３、ＺｒＯ２、Ｂ
Ｎ、ＡｌＮ並びにあらゆる希土類酸化物を使用すること
ができる。さらに酸化シリコン層のＣＶＤ堆積の結果と
して強誘電体又は常誘電体の損傷をアニールするため
に、付加的に好ましくはＳｉＯｘ堆積の後に熱処理を行
う。
【００１４】
【実施例】以下に、図面により本発明の実施例を詳細に
説明する。図面には、それぞれ本発明による方法の異な
る段階における半導体構造素子の断面図が示されてい
る。
説明する。図面には、それぞれ本発明による方法の異な
る段階における半導体構造素子の断面図が示されてい
る。
【００１５】図１に示した実施例によれば、まず半導体
基板１（例えばシリコンからなる）上にＭＯＳスイッチ
ングトランジスタ２を、ドーピングによりドレイン領域
とソース領域を形成し、それらの間に、通路の上方に配
置されたゲートによりその導電性を制御することができ
るチャンネルを生ぜしめることにより製造する。該ゲー
トは、メモリ構造要素のワード線ＷＬにより形成されて
いるか又はワード線と接続されていてもよい。引き続
き、ＭＯＳスイッチングトランジスタ２を、通常酸化
物、例えばＳｉＯ２（ＴＥＯＳ）又はＢＰＳＧ（ホウ燐
ケイ酸ガラス）で被覆する。
基板１（例えばシリコンからなる）上にＭＯＳスイッチ
ングトランジスタ２を、ドーピングによりドレイン領域
とソース領域を形成し、それらの間に、通路の上方に配
置されたゲートによりその導電性を制御することができ
るチャンネルを生ぜしめることにより製造する。該ゲー
トは、メモリ構造要素のワード線ＷＬにより形成されて
いるか又はワード線と接続されていてもよい。引き続
き、ＭＯＳスイッチングトランジスタ２を、通常酸化
物、例えばＳｉＯ２（ＴＥＯＳ）又はＢＰＳＧ（ホウ燐
ケイ酸ガラス）で被覆する。
【００１６】本発明に基づき、アイソレーション層４に
第１のバリア層５を包埋する。従って、まずアイソレー
ション層４の第１の部分層を施し、次いでこの第１の部
分層の上にバリア層５を堆積させかつ引き続きバリア層
５の上にアイソレーション層４の第２の部分層を施す。
バリア層５のためには、水素に対して可能な限り不透過
性である材料を選択する。このために極めて好適である
のは、特に良好な品質及び孔不含性で減圧化学気相成長
法（ＬＰＣＶＤ）により堆積させることができる窒化シ
リコン、特にＳｉ３Ｎ４である。しかしながら、別の窒
化物層又はＨ２バリアとして機能する別の層を使用する
ことができる。
第１のバリア層５を包埋する。従って、まずアイソレー
ション層４の第１の部分層を施し、次いでこの第１の部
分層の上にバリア層５を堆積させかつ引き続きバリア層
５の上にアイソレーション層４の第２の部分層を施す。
バリア層５のためには、水素に対して可能な限り不透過
性である材料を選択する。このために極めて好適である
のは、特に良好な品質及び孔不含性で減圧化学気相成長
法（ＬＰＣＶＤ）により堆積させることができる窒化シ
リコン、特にＳｉ３Ｎ４である。しかしながら、別の窒
化物層又はＨ２バリアとして機能する別の層を使用する
ことができる。
【００１７】引き続き、アイソレーション層４及びバリ
ア層５により形成された層構造にＭＯＳスイッチングト
ランジスタ２のドレイン領域の上に接点孔を垂直方向に
エッチングしかつ導電性材料、例えばドープした多結晶
シリコンを充填する。引き続き、充填した接点孔３の上
に酸化バリア６を施す。
ア層５により形成された層構造にＭＯＳスイッチングト
ランジスタ２のドレイン領域の上に接点孔を垂直方向に
エッチングしかつ導電性材料、例えばドープした多結晶
シリコンを充填する。引き続き、充填した接点孔３の上
に酸化バリア６を施す。
【００１８】引き続き、アイソレーション層４の上に、
まず白金又は別の白金族金属もしくはそれらの導電性酸
化物からなる下方電極７を接点孔の上方に施しかつ図示
されているようにメサ状に構造化する。それにより、下
方の電極７はＭＯＳスイッチングトランジスタ２のドレ
イン領域と導電性多結晶シリコンが充填された接点孔３
と電気的に結合される。次いで、下方の電極７上に、キ
ャパシタ誘電体を形成する強誘電体又は常誘電体材料の
誘電体層８を堆積させる。この層８は、構造化された下
方電極７を完全に全ての面に向かって覆いかつ横方向に
階段状に下方電極７を越えて延びる。誘電体層８に、白
金又は別の白金族金属もしくはそれらの導電性酸化物か
らなる上方電極９を同様に完全に前面に向かって覆うよ
うに堆積させかつ従って同様に階段状に構造化された下
方電極７の両側で横方向に延びる。
まず白金又は別の白金族金属もしくはそれらの導電性酸
化物からなる下方電極７を接点孔の上方に施しかつ図示
されているようにメサ状に構造化する。それにより、下
方の電極７はＭＯＳスイッチングトランジスタ２のドレ
イン領域と導電性多結晶シリコンが充填された接点孔３
と電気的に結合される。次いで、下方の電極７上に、キ
ャパシタ誘電体を形成する強誘電体又は常誘電体材料の
誘電体層８を堆積させる。この層８は、構造化された下
方電極７を完全に全ての面に向かって覆いかつ横方向に
階段状に下方電極７を越えて延びる。誘電体層８に、白
金又は別の白金族金属もしくはそれらの導電性酸化物か
らなる上方電極９を同様に完全に前面に向かって覆うよ
うに堆積させかつ従って同様に階段状に構造化された下
方電極７の両側で横方向に延びる。
【００１９】従って、図１に示されているような半導体
構造素子が製造される。
構造素子が製造される。
【００２０】引き続き、メモリキャパシタの垂直方向の
メサ状構造化を実施する。これは図２ａ及び２ｂにより
示されているように、２つの異なる実施態様で行うこと
ができる。
メサ状構造化を実施する。これは図２ａ及び２ｂにより
示されているように、２つの異なる実施態様で行うこと
ができる。
【００２１】第１の実施態様（図２ａ）においては、メ
モリキャパシタの周りに垂直方向のメサ構造をアイソレ
ーション層４内にエッチングし、その際垂直方向のエッ
チング工程を精確にバリア層５まで実施する。この場
合、場合によりバリア層３は同時にエッチストッパの機
能を担うことができる。この垂直方向のエッチング工程
は、エッチングされたメサ構造の外部のバリア層５の上
方表面が外側に向かって露出される結果をもたらす。次
いで、得られた構造に第２のバリヤー層１０を施す。
モリキャパシタの周りに垂直方向のメサ構造をアイソレ
ーション層４内にエッチングし、その際垂直方向のエッ
チング工程を精確にバリア層５まで実施する。この場
合、場合によりバリア層３は同時にエッチストッパの機
能を担うことができる。この垂直方向のエッチング工程
は、エッチングされたメサ構造の外部のバリア層５の上
方表面が外側に向かって露出される結果をもたらす。次
いで、得られた構造に第２のバリヤー層１０を施す。
【００２２】第２の実施態様（図２ｂ）においては、同
様にメサ状の構造を垂直方向のエッチング工程によりメ
モリキャパシタの周りに形成する。しかしながらこの場
合には、アイソレーション層４内への垂直方向のエッチ
ング工程をバリア層５を越えて実施するので、メサ構造
の外部のバリア層５は完全に除去される。エッチング工
程は、バリア層５の下の一定の深さまで行いかつ次いで
停止させる。次いで、得られた構造に、第２のバリヤー
層１０を施す。それに伴い、第２の実施態様では、バリ
ア層５上のエッチストッパは不必要である。しかしなが
ら、このことはトポロジー、即ちエッチングされたメサ
構造の高さの増大で購われる。
様にメサ状の構造を垂直方向のエッチング工程によりメ
モリキャパシタの周りに形成する。しかしながらこの場
合には、アイソレーション層４内への垂直方向のエッチ
ング工程をバリア層５を越えて実施するので、メサ構造
の外部のバリア層５は完全に除去される。エッチング工
程は、バリア層５の下の一定の深さまで行いかつ次いで
停止させる。次いで、得られた構造に、第２のバリヤー
層１０を施す。それに伴い、第２の実施態様では、バリ
ア層５上のエッチストッパは不必要である。しかしなが
ら、このことはトポロジー、即ちエッチングされたメサ
構造の高さの増大で購われる。
【００２３】両者の実施態様においては、第２のバリヤ
ー層１０を施すことは、該バリヤー層が一定の区分で第
１のバリア層５と結合されるということを惹起する。こ
の区分は、メサ構造の周りの閉じた軌道上を延びかつい
わばエッチングされたメサ構造の下方領域において外部
輪郭を形成する。第１の実施態様においては、第２のバ
リヤー層１０を、メサ構造の外部の領域においてなお完
全に得られた第１のバリア層５上に完全に施す。それに
対して、第２の実施態様においては接触を、第１のバリ
ア層５が垂直方向でエッチングされた側面で外側に露出
する狭い区分で行う。
ー層１０を施すことは、該バリヤー層が一定の区分で第
１のバリア層５と結合されるということを惹起する。こ
の区分は、メサ構造の周りの閉じた軌道上を延びかつい
わばエッチングされたメサ構造の下方領域において外部
輪郭を形成する。第１の実施態様においては、第２のバ
リヤー層１０を、メサ構造の外部の領域においてなお完
全に得られた第１のバリア層５上に完全に施す。それに
対して、第２の実施態様においては接触を、第１のバリ
ア層５が垂直方向でエッチングされた側面で外側に露出
する狭い区分で行う。
【００２４】第２のバリヤー層１０は、まずＳｉＯｘか
らなる第１の層、次いでＳｉＯＮからなる第２の層及び
最後にＳｉ３Ｎ４からなる第３の層を施す層組合せによ
り形成する。初めの２つの層はＣＶＤ（化学気相成長
法）により形成することができるが、一方Ｓｉ３Ｎ４は
ＬＰＣＶＤ（low pressure chemical vapour depositio
n：減圧化学気相成長法）により形成することができ
る。メモリキャパシタの誘電体を、Ｓｉ３Ｎ４層のＬＰ
ＣＶＤ堆積の際に生じる比較的大量の水素（Ｈ２）から
保護するために、付加的な酸化物又は窒化物バリヤー層
（Ｘ層）を堆積させることができる。このＸ層は、第１
の層として、従ってなおＳｉＯ２の堆積前に、又は層組
合せの内部で施すことができる。従って、層組合せとし
ては、例えばＸ−ＳｉＯ２−ＳｉＯＮ−ＳｉＮ又はＳｉ
Ｏ２−Ｘ−ＳｉＯＮ−ＳｉＮに基づく層構造を選択する
ことができる。Ｘ層はＳｉＯＮの形成後に施すこともで
きる。酸化物又は窒化物Ｘバリヤー層の材料としては、
全ての熱安定性の非導電性酸化物又は窒化物、例えばＴ
ａ２Ｏ５、Ｂｉ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、Ｎｂ２
Ｏ５、ＭｇＯ、Ｖ２Ｏ５、ＣｅＯ２、Ｙ２Ｏ３、ＺｒＯ
２、ＢＮ、ＡｌＮの１つ並びにあらゆる希土類酸化物を
使用することができる。酸化シリコンのＣＶＤ堆積後
に、この堆積の結果としてのキャパシタ誘電体の万一の
損傷をアニールするために、熱処理工程を実施すること
ができる。
らなる第１の層、次いでＳｉＯＮからなる第２の層及び
最後にＳｉ３Ｎ４からなる第３の層を施す層組合せによ
り形成する。初めの２つの層はＣＶＤ（化学気相成長
法）により形成することができるが、一方Ｓｉ３Ｎ４は
ＬＰＣＶＤ（low pressure chemical vapour depositio
n：減圧化学気相成長法）により形成することができ
る。メモリキャパシタの誘電体を、Ｓｉ３Ｎ４層のＬＰ
ＣＶＤ堆積の際に生じる比較的大量の水素（Ｈ２）から
保護するために、付加的な酸化物又は窒化物バリヤー層
（Ｘ層）を堆積させることができる。このＸ層は、第１
の層として、従ってなおＳｉＯ２の堆積前に、又は層組
合せの内部で施すことができる。従って、層組合せとし
ては、例えばＸ−ＳｉＯ２−ＳｉＯＮ−ＳｉＮ又はＳｉ
Ｏ２−Ｘ−ＳｉＯＮ−ＳｉＮに基づく層構造を選択する
ことができる。Ｘ層はＳｉＯＮの形成後に施すこともで
きる。酸化物又は窒化物Ｘバリヤー層の材料としては、
全ての熱安定性の非導電性酸化物又は窒化物、例えばＴ
ａ２Ｏ５、Ｂｉ２Ｏ３、ＴｉＯ２、Ａｌ２Ｏ３、Ｎｂ２
Ｏ５、ＭｇＯ、Ｖ２Ｏ５、ＣｅＯ２、Ｙ２Ｏ３、ＺｒＯ
２、ＢＮ、ＡｌＮの１つ並びにあらゆる希土類酸化物を
使用することができる。酸化シリコンのＣＶＤ堆積後
に、この堆積の結果としてのキャパシタ誘電体の万一の
損傷をアニールするために、熱処理工程を実施すること
ができる。
【００２５】図３には、最終的に本発明に基づき完成し
た半導体構造素子が示されている。明白なように、これ
は第１の実施態様（図２ａ）に基づく本発明による方法
に由来するものであり、この場合にはもう１つのエッチ
ング工程でメサ構造の外部にあるバリア層５及び１０が
除去されている。
た半導体構造素子が示されている。明白なように、これ
は第１の実施態様（図２ａ）に基づく本発明による方法
に由来するものであり、この場合にはもう１つのエッチ
ング工程でメサ構造の外部にあるバリア層５及び１０が
除去されている。
【００２６】しかしながら、図３に示された半導体構造
素子は、なおここまで示した実施態様とは別の特徴にお
いて異なる。即ち、この場合には接点孔３は第３のバリ
ア層５Ａを備えており、これにより水素がアイソレーシ
ョン層４を経て接点孔３の導電性材料内に侵入しかつそ
こから上に向かってメモリキャパシタに拡散侵入し得る
ことが防止される。第３のバリア層５Ａの堆積は、接点
孔エッチングの直後に実施する。好ましくは、第３のバ
リア層５Ａは第１のバリア層５と同様にＳｉ３Ｎ４から
なりかつさらに好ましくは同様にＬＰＣＶＤ法が製造さ
れる。第３のバリア層５Ａは完全に接点孔３の内壁を覆
う。そのようにして、接点孔３を第３のバリア層５Ａで
ライニングした後に、接点孔３に導電性材料、例えばド
ープした多結晶質シリコンを充填する。
素子は、なおここまで示した実施態様とは別の特徴にお
いて異なる。即ち、この場合には接点孔３は第３のバリ
ア層５Ａを備えており、これにより水素がアイソレーシ
ョン層４を経て接点孔３の導電性材料内に侵入しかつそ
こから上に向かってメモリキャパシタに拡散侵入し得る
ことが防止される。第３のバリア層５Ａの堆積は、接点
孔エッチングの直後に実施する。好ましくは、第３のバ
リア層５Ａは第１のバリア層５と同様にＳｉ３Ｎ４から
なりかつさらに好ましくは同様にＬＰＣＶＤ法が製造さ
れる。第３のバリア層５Ａは完全に接点孔３の内壁を覆
う。そのようにして、接点孔３を第３のバリア層５Ａで
ライニングした後に、接点孔３に導電性材料、例えばド
ープした多結晶質シリコンを充填する。
【００２７】従って、本発明による方法を用いると、メ
モリキャパシタをバリア層５，５Ａ及び１０で完全に封
入することができ、それにより、製造工程でメモリキャ
パシタの形成後に常に存在する水素が構造素子内に侵入
しかつキャパシタ誘電体の強誘電体又は常誘電体材料で
の損傷を惹起する可能性を防止することができる。多く
の場合、バリア層５及び１０を形成すれば十分である。
それというのも、接点孔３自体は水素に対する極めて狭
い拡散経路を形成するに過ぎないからである。しかしな
がら、完全な封入を達成するためには、図示されている
ようになお第３のバリア層５Ａを接点孔３の内壁に施
し、それによりメモリキャパシタの封入を完遂すること
ができる。
モリキャパシタをバリア層５，５Ａ及び１０で完全に封
入することができ、それにより、製造工程でメモリキャ
パシタの形成後に常に存在する水素が構造素子内に侵入
しかつキャパシタ誘電体の強誘電体又は常誘電体材料で
の損傷を惹起する可能性を防止することができる。多く
の場合、バリア層５及び１０を形成すれば十分である。
それというのも、接点孔３自体は水素に対する極めて狭
い拡散経路を形成するに過ぎないからである。しかしな
がら、完全な封入を達成するためには、図示されている
ようになお第３のバリア層５Ａを接点孔３の内壁に施
し、それによりメモリキャパシタの封入を完遂すること
ができる。
【図１】製造工程ｃ）を実施した後の本発明に基づき製
造された半導体構造素子の断面図である。
造された半導体構造素子の断面図である。
【図２】ａは製造工程ｄ）を実施した後の本発明に基づ
き製造された半導体構造素子の断面図（第１実施態様）
及びｂは製造工程ｄ）を実施した後の本発明に基づき製
造された半導体構造素子の断面図（第２実施態様）であ
る。
き製造された半導体構造素子の断面図（第１実施態様）
及びｂは製造工程ｄ）を実施した後の本発明に基づき製
造された半導体構造素子の断面図（第２実施態様）であ
る。
【図３】製造工程ｅ）を実施した後の本発明に基づき製
造された半導体構造素子の断面図（第１実施態様）であ
る。
造された半導体構造素子の断面図（第１実施態様）であ
る。
１ 半導体基板、 ２ ＭＯＳスイッチングトランジス
タ、 ３ 接点孔、４ アイソレーション層、 ５ 第
１のバリア層、 ５Ａ 第３のバリア層、６ 酸化バリ
ア、 ７ 下方電極、 ８ 誘電体層、 ９ 上方電
極、 １０第２のバリア層、 ＷＬ ワード線
タ、 ３ 接点孔、４ アイソレーション層、 ５ 第
１のバリア層、 ５Ａ 第３のバリア層、６ 酸化バリ
ア、 ７ 下方電極、 ８ 誘電体層、 ９ 上方電
極、 １０第２のバリア層、 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルクス カストナー ドイツ連邦共和国 オットーブルン クラ イストシュトラーセ 14 (72)発明者 クリスティーネ デーム ドイツ連邦共和国 ミュンヘン エーフェ レシュトラーセ 14
Claims (14)
- 【請求項１】 半導体構造素子を製造する方法におい
て、 ａ）半導体基板（１）上にスイッチングトランジスタ
（２）を形成し、 ｂ）スイッチングトランジスタ（２）上にアイソレーシ
ョン層（４）を施し、該アイソレーション層内に、特に
水素の侵入に対する第１のバリア層（５）を包埋し、 ｃ）アイソレーション層（４）上に、下方電極（７）及
び上方電極（９）並びにそれらの間に堆積した金属酸化
物含有層（８）を含む、スイッチングトランジスタ
（２）と結合されたメモリキャパシタを施し、 ｄ）垂直方向のエッチング工程でアイソレーション層
（４）をメモリキャパシタの外側で一定の深さまで除去
し、その際第１のバリア層を外側に向かって露出させ、 ｅ）メモリキャパシタ上及びアイソレーション層（４）
上及び第１のバリア層（５）上に、特に水素の侵入に対
する第２のバリア層（１０）を施すことを特徴とする半
導体構造素子の製造方法。 - 【請求項２】 アイソレーション層（４）を施した後に
該アイソレーション層内に接点孔（３）をスイッチング
トランジスタ（２）のソース又はドレイン領域までエッ
チングかつ導電性材料を充填し、かつ下方電極（７）を
接点孔（３）の上方に施すことにより、スイッチングト
ランジスタ（２）をメモリキャパシタと接続することを
特徴とする請求項１記載の方法。 - 【請求項３】 接点孔（３）の充填前に該接点孔の内壁
を、特に水素の侵入に対する第３のバリア層（５Ａ）で
ライニングすることを特徴とする請求項２記載の方法。 - 【請求項４】 製造工程ｄ）でアイソレーション層
（４）を第１のバリア層（５）の深さまで除去し、その
際場合により第１のバリア層（５）をエッチストップ層
として使用することを特徴とする請求項１記載の方法。 - 【請求項５】 製造工程ｄ）でアイソレーション層
（４）を第１のバリア層（５）の下の深さまで除去する
ことを特徴とする請求項１記載の方法。 - 【請求項６】 第１のバリア層（５）がＳｉ３Ｎ４から
なり、これを場合により減圧化学気相成長法（ＬＰＣＶ
Ｄ）により堆積させることを特徴とする請求項１から５
までのいずれか１項記載の方法。 - 【請求項７】 第１のバリア層（５）がＺｒＯ２又はこ
の順序で堆積した層材料ＳｉＯ２−ＺｒＯ２から又は材
料Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５の１つからなるこ
とを特徴とする請求項１から５までのいずれか１項記載
の方法。 - 【請求項８】 第２のバリア層（１０）をこの順序で堆
積した層材料ＳｉＯ ｘ−ＳｉＯＮ−Ｓｉ３Ｎ４の層組合
せから形成することを特徴とする請求項１から７までの
いずれか１項記載の方法。 - 【請求項９】 第２のバリア層（１０）をこの順序で堆
積した層材料ＳｉＯ ｘ−Ｓｉ３Ｎ４の層組合せから形成
することを特徴とする請求項１から７までのいずれか１
項記載の方法。 - 【請求項１０】 Ｓｉ３Ｎ４層を堆積させる前に酸化物
又は窒化物、特に材料Ｔａ２Ｏ５、Ｂｉ２Ｏ３、ＴｉＯ
２、Ａｌ２Ｏ３、Ｎｂ２Ｏ５、ＭｇＯ、Ｖ２Ｏ５、Ｃｅ
Ｏ２、Ｙ２Ｏ３、ＺｒＯ２、ＢＮ、ＡｌＮの１つ並びに
希土類酸化物からなる付加的なバリア層を堆積させるこ
とを特徴とする請求項８記載の方法。 - 【請求項１１】 ＳｉＯｘ層及び／又はＳｉＯＮ層をＣ
ＶＤ法により形成することを特徴とする請求項８又は１
０記載の方法。 - 【請求項１２】 Ｓｉ３Ｎ４層をＬＰＣＶＤ法により形
成することを特徴とする請求項８から１１までのいずれ
か１項記載の方法。 - 【請求項１３】 第３のバリア層（５Ａ）がＳｉ３Ｎ４
からなり、これを特にＬＰＣＶＤ法により堆積させるこ
とを特徴とする請求項３記載の方法。 - 【請求項１４】 製造工程ｃ）で下方及び／又は上方の
電極を白金又はその他の白金族金属もしくはそれらの酸
化物から製造することを特徴とする請求項１から１３ま
でのいずれか１項記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10000005.3 | 2000-01-03 | ||
| DE10000005A DE10000005C1 (de) | 2000-01-03 | 2000-01-03 | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237393A true JP2001237393A (ja) | 2001-08-31 |
| JP3654585B2 JP3654585B2 (ja) | 2005-06-02 |
Family
ID=7626673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000399178A Expired - Fee Related JP3654585B2 (ja) | 2000-01-03 | 2000-12-27 | 半導体構造素子の製造方法 |
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| Country | Link |
|---|---|
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| EP (1) | EP1113493A1 (ja) |
| JP (1) | JP3654585B2 (ja) |
| KR (1) | KR100419114B1 (ja) |
| CN (1) | CN100409427C (ja) |
| DE (1) | DE10000005C1 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
| US6730951B2 (en) | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| JP2005129903A (ja) * | 2002-11-13 | 2005-05-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6943398B2 (en) | 2002-11-13 | 2005-09-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6972990B2 (en) | 2004-03-18 | 2005-12-06 | Kabushiki Kaisha Toshiba | Ferro-electric memory device and method of manufacturing the same |
| JP2006270122A (ja) * | 2006-06-15 | 2006-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7180122B2 (en) | 2003-05-27 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007049192A (ja) * | 2002-11-13 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7265403B2 (en) | 2004-03-30 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2007534140A (ja) * | 2003-07-22 | 2007-11-22 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | デバイス内にバリア層を有するコンタクトホールを形成する方法及び得られるデバイス |
| US7312488B2 (en) | 2005-01-28 | 2007-12-25 | Kabushiki Kaisha Toshiba | Semiconductor storage device and manufacturing method for the same |
| JP2009517864A (ja) * | 2005-11-23 | 2009-04-30 | サンディスク スリーディー，エルエルシー | 添加金属を有する可逆性抵抗率切換金属酸化物または窒化物層 |
| JP2010226130A (ja) * | 2010-05-31 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US8507315B2 (en) | 2007-06-29 | 2013-08-13 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8592792B2 (en) | 2006-03-31 | 2013-11-26 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor oxide and a resistivity-switching oxide or nitride |
| US8913417B2 (en) | 2007-06-29 | 2014-12-16 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| JP2022525725A (ja) * | 2019-02-27 | 2022-05-19 | ケプラー コンピューティング インコーポレイテッド | 一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
| US11810608B1 (en) | 2021-06-04 | 2023-11-07 | Kepler Computing Inc. | Manganese or scandium doped multi-element non-linear polar material gain memory bit-cell |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR20060135076A (ko) * | 2001-08-28 | 2006-12-28 | 티디케이가부시기가이샤 | 박막 용량 소자용 조성물, 고유전율 절연막, 박막 용량소자 및 박막 적층 콘덴서 |
| US6743643B2 (en) * | 2001-11-29 | 2004-06-01 | Symetrix Corporation | Stacked memory cell having diffusion barriers |
| US6781184B2 (en) * | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
| KR20030093011A (ko) * | 2002-06-01 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체소자의 전극 형성방법 |
| JP2004071932A (ja) * | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置 |
| KR20040025485A (ko) * | 2002-09-19 | 2004-03-24 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP3791614B2 (ja) * | 2002-10-24 | 2006-06-28 | セイコーエプソン株式会社 | 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ |
| CN1983462B (zh) * | 2002-10-24 | 2010-11-03 | 精工爱普生株式会社 | 强电介质膜的制造方法、和强电介质电容器的制造方法 |
| EP1420451A3 (en) * | 2002-11-13 | 2007-10-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor non-volatile memory device and method for fabricating the same |
| US6933549B2 (en) * | 2003-02-28 | 2005-08-23 | Infineon Technologies Aktiengesellschaft | Barrier material |
| JP2004311924A (ja) * | 2003-03-26 | 2004-11-04 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、強誘電体メモリ、圧電素子。 |
| US6897510B2 (en) * | 2003-08-25 | 2005-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication |
| JP2005217189A (ja) * | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| KR100605506B1 (ko) * | 2004-02-09 | 2006-07-28 | 삼성전자주식회사 | 엠아이엠 아날로그 캐패시터 및 그 제조방법 |
| JP2006005234A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4756915B2 (ja) * | 2005-05-31 | 2011-08-24 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置及びその製造方法 |
| US20070232014A1 (en) * | 2006-04-03 | 2007-10-04 | Honeywell International Inc. | Method of fabricating a planar MIM capacitor |
| JP4427563B2 (ja) * | 2007-06-12 | 2010-03-10 | 株式会社東芝 | 半導体装置の製造方法 |
| CN107452756B (zh) * | 2017-07-28 | 2020-05-19 | 京东方科技集团股份有限公司 | 薄膜晶体管结构及其制造方法、显示面板、显示装置 |
| CN111261634A (zh) * | 2020-02-10 | 2020-06-09 | 无锡拍字节科技有限公司 | 一种存储器件的制造设备及其方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046043A (en) * | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
| JP3131982B2 (ja) | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| EP0738009B1 (en) * | 1993-08-05 | 2003-05-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
| DE19640246A1 (de) * | 1996-09-30 | 1998-04-02 | Siemens Ag | Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle |
| US6419986B1 (en) * | 1997-01-10 | 2002-07-16 | Chevron Phillips Chemical Company Ip | Method for removing reactive metal from a reactor system |
| JP3090198B2 (ja) * | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JP3319994B2 (ja) * | 1997-09-29 | 2002-09-03 | シャープ株式会社 | 半導体記憶素子 |
| JP3542704B2 (ja) * | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3212930B2 (ja) * | 1997-11-26 | 2001-09-25 | 日本電気株式会社 | 容量及びその製造方法 |
| US6313539B1 (en) * | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
| US6207465B1 (en) * | 1998-04-17 | 2001-03-27 | Symetrix Corporation | Method of fabricating ferroelectric integrated circuit using dry and wet etching |
| US6107136A (en) * | 1998-08-17 | 2000-08-22 | Motorola Inc. | Method for forming a capacitor structure |
| KR100358137B1 (ko) * | 1999-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 기저 층간절연막으로서 수소확산 방지를 위한 티타늄산화막을 구비하는 강유전체 메모리 소자의 제조 방법 |
-
2000
- 2000-01-03 DE DE10000005A patent/DE10000005C1/de not_active Expired - Fee Related
- 2000-12-27 EP EP00128568A patent/EP1113493A1/de not_active Withdrawn
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2001
- 2001-01-03 CN CNB011013540A patent/CN100409427C/zh not_active Expired - Fee Related
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- 2001-01-03 US US09/753,587 patent/US6559003B2/en not_active Expired - Fee Related
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730951B2 (en) | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| EP2172964A2 (en) | 2001-06-25 | 2010-04-07 | Panasonic Corporation | Capacitor, semiconductor memory device, and method for manufacturing the same |
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
| CN100355073C (zh) * | 2002-11-13 | 2007-12-12 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| JP2005129903A (ja) * | 2002-11-13 | 2005-05-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6943398B2 (en) | 2002-11-13 | 2005-09-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7550344B2 (en) | 2002-11-13 | 2009-06-23 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP4636834B2 (ja) * | 2002-11-13 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2007049192A (ja) * | 2002-11-13 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4509992B2 (ja) * | 2002-11-13 | 2010-07-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US7180122B2 (en) | 2003-05-27 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7326990B2 (en) | 2003-05-27 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7557011B2 (en) | 2003-05-27 | 2009-07-07 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2007534140A (ja) * | 2003-07-22 | 2007-11-22 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | デバイス内にバリア層を有するコンタクトホールを形成する方法及び得られるデバイス |
| US6972990B2 (en) | 2004-03-18 | 2005-12-06 | Kabushiki Kaisha Toshiba | Ferro-electric memory device and method of manufacturing the same |
| US7265403B2 (en) | 2004-03-30 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7312488B2 (en) | 2005-01-28 | 2007-12-25 | Kabushiki Kaisha Toshiba | Semiconductor storage device and manufacturing method for the same |
| CN101853921A (zh) * | 2005-11-23 | 2010-10-06 | 桑迪士克3D公司 | 具有添加金属的可逆性电阻率切换金属氧化物或氮化物层 |
| JP2009517864A (ja) * | 2005-11-23 | 2009-04-30 | サンディスク スリーディー，エルエルシー | 添加金属を有する可逆性抵抗率切換金属酸化物または窒化物層 |
| US8592792B2 (en) | 2006-03-31 | 2013-11-26 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor oxide and a resistivity-switching oxide or nitride |
| JP4579193B2 (ja) * | 2006-06-15 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2006270122A (ja) * | 2006-06-15 | 2006-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8809114B2 (en) | 2007-06-29 | 2014-08-19 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8507315B2 (en) | 2007-06-29 | 2013-08-13 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US8913417B2 (en) | 2007-06-29 | 2014-12-16 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| JP2010226130A (ja) * | 2010-05-31 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2022525725A (ja) * | 2019-02-27 | 2022-05-19 | ケプラー コンピューティング インコーポレイテッド | 一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ |
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| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11716858B1 (en) | 2021-05-07 | 2023-08-01 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode and a barrier, and method of forming such |
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Also Published As
| Publication number | Publication date |
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