JP7420822B2 - 一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ - Google Patents

一方向のプレートライン及びビットライン並びにピラーキャパシタを有する高密度低電圧ｎｖｍ Download PDF

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Description

この出願は、“High-Density Low Voltage Non-Volatile Memory with Unidirectional Plate-Line and Bit-Line and Pillar Capacitor”と題されて２０１９年２月２７日に出願された米国特許出願第１６／２８７，９５３号に対する優先権を主張するものであり、それを、あらゆる目的のためにその全体にてここに援用する。
プロセッサ内で使用される標準的なメモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）若しくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びその派生物である。これらのメモリは揮発性メモリである。例えば、メモリへの電源がオフにされると、これらのメモリは記憶したデータが失う。今日、不揮発性メモリも、磁気ハードディスクを置き換えるべくコンピューティングプラットフォームで一般的に使用されている。不揮発性メモリは、それらのメモリへの電力がオフにされたときであっても、それらの記憶データを長期間（例えば、月、年、又は永久）にわたって保持する。不揮発性メモリの例は、磁気ランダムアクセスメモリ（ＭＲＡＭ）や、ＮＡＮＤ又はＮＯＲフラッシュメモリである。これらのメモリは、高い書き込みエネルギー、低い密度、及び高い電力消費に悩まされるので、低電力で小型のコンピューティング装置には適さないことがある。
ここで提供される背景説明は、開示の文脈をおおまかに提示するためのものである。ここで別段の断りがない限り、このセクションに記載される材料は、この出願の請求項に対する先行技術であるというわけではないし、このセクションに含まれることによって先行技術であると認められるものでもない。
開示の実施形態は、以下に与えられる詳細な説明から、及び開示の様々な実施形態の添付の図面から、より完全に理解されることになるが、これらは、開示を特定の実施形態に限定するものと解釈されるべきでなく、単に説明及び理解のためのものである。
一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのプレーナトランジスタと１つのキャパシタ）メモリビットセルの三次元（３Ｄ）図を示している。 一部の実施形態に従った、図１Ａに対応する断面図を示している。 一部の実施形態に従った、ＦＥ材料を有するピラーキャパシタがプレートライン（ＰＬ）とビットライン（ＢＬ）との間に形成された１Ｔ－１Ｃメモリビットセルの断面図を示している。 一部の実施形態に従った、ＦＥ材料を有する２つのピラーキャパシタがプレートライン（ＰＬ）とビットライン（ＢＬ）との間に形成された１Ｔ－１Ｃメモリビットセルの断面図を示している。 一部の実施形態に従った、図１の１Ｔ－１Ｃビットセルの高密度レイアウトを示している。 図３Ａ－３Ｂは、一部の実施形態に従った、側壁バリアシールを有するピラーキャパシタの３Ｄ図をそれぞれ示している。 図３Ａ－３Ｂは、一部の実施形態に従った、側壁バリアシールを有するピラーキャパシタの３Ｄ図をそれぞれ示している。 一部の実施形態に従った、強誘電体構造の上の第１の電極としての巻き付き導電性酸化物と、第２の電極としてのピラー内部の屈折金属間化合物とを有するピラーキャパシタの３Ｄ図を示している。 一部の実施形態に従った、強誘電体構造の上の第１の電極としての巻き付き導電性酸化物と、第２の電極としてのピラー内部の屈折金属間化合物のスタックとを有し、該スタックが金属コーティングを有するピラーキャパシタの３Ｄ図を示している。 一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのｆｉｎＦＥＴと１つのキャパシタ）メモリビットセルの３Ｄ図を示している。 一部の実施形態に従った、図５Ａに対応する断面図を示している。 一部の実施形態に従った、図５Ａの１Ｔ－１Ｃビットセルの高密度レイアウトを示している。 一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのバックエンドｆｉｎＦＥＴと１つのキャパシタ）メモリビットセルの３Ｄ図を示している。 一部の実施形態に従った、１Ｔ－１Ｃビットセルを形成するためのフローチャートを示している。 一部の実施形態に従った、１Ｔ－１Ｃビットセルのピラーキャパシタを形成するためのフローチャートを示している。 一部の実施形態に従った、１Ｔ－１Ｃビットセルのアレイとロジックとを有するメモリチップを示している。
一部の実施形態は、強誘電体材料と電極としての導電性酸化物とを持つピラー構造をキャパシタが有する１Ｔ－１Ｃ（１つのトランジスタと１つのキャパシタ）メモリビットセルを記載する。様々な実施形態において、導電性酸化物電極の１つの層が、ピラーキャパシタに巻き付いて、ピラーキャパシタの外側電極を形成する。ピラーキャパシタのコアは、様々な形態をとることができる。
一部の実施形態において、ピラーキャパシタのコアは、強誘電体（ＦＥ）材料が外側導電性酸化物層（又は電極）と内側導電性酸化物層（又は電極）との間にあるように、導電性酸化物の別の層を含む。一部の実施形態において、トランジスタに結合するピラーキャパシタの部分は、屈折金属間化合物（refractive inter-metallic）材料（例えば、Ｔｉ－Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏ）で形成されるバリア構造を有する。一部の実施形態において、バリア層は、第１の材料と第２の材料との超格子であり、第１の材料は、Ｔｉ及びＡｌ（例えば、ＴｉＡｌ）を含み、第２の材料は、Ｔａ、Ｗ及びＣｏを含む（例えば、Ｔａ、Ｗ及びＣｏの層を共に）。様々な実施形態において、バリア層の格子パラメータは、導電性酸化物及び／又はＦＥ材料の格子パラメータと整合される。一部の実施形態において、外側導電性酸化物層は、側壁バリアシール（例えば、Ｔｉ－Ａｌ－Ｏ又はＭｇＯ）で部分的に又は完全に覆われる。様々な実施形態において、側壁バリアシールの格子パラメータは、外側導電性酸化物の格子パラメータと整合される。
ＦＥ材料は、低い電圧（例えば、１００ｍＶ）によってＦＥ材料がその状態を切り替えることを可能にする任意の好適な低電圧ＦＥ材料とすることができる。一部の実施形態において、ＦＥ材料は、ＡＢＯ３型のペロブスカイトを有し、ここで、“Ａ”及び“Ｂ”は、異なる大きさの２つのカチオンであり、“Ｏ”は、両方のカチオンに結合するアニオンである酸素である。一般に、Ａの原子の大きさは、Ｂ原子の大きさより大きい。一部の実施形態において、ペロブスカイトは（例えば、Ｌａ又はランタニドによって）ドープされることができる。様々な実施形態において、ＦＥ材料がペロブスカイトである場合、導電性酸化物はＡＡ’ＢＢ’Ｏ３型のものである。Ａ’は原子サイトＡに対するドーパントであり、ランタニド系列からの元素とすることができる。Ｂ’は原子サイトＢに対するドーパントであり、遷移金属元素、特にＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎからの元素とすることができる。Ａ’は、異なる強誘電体分極率で、サイトＡと同じ原子価を持ち得る。
一部の実施形態において、ＦＥ材料は、ｈ－ＲＭｎＯ３型の六方晶系強誘電体を有し、ここで、Ｒは希土類元素、すなわち、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、及びイットリウム（Ｙ）である。強誘電相は、層状ＭｎＯ５多面体の座屈を特徴とし、正味の電気分極につながるものであるＹイオンの変位を伴う。一部の実施形態において、六方晶系ＦＥは、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含む。様々な実施形態において、ＦＥ材料が六方晶系強誘電体を有する場合、導電性酸化物は、Ａ２Ｏ３（例えば、Ｉｎ２Ｏ３、Ｆｅ２Ｏ３）及びＡＢＯ３型のものであり、ここで、‘Ａ’は希土類元素であり、ＢはＭｎである。
一部の実施形態において、ＦＥ材料はインプロパーＦＥ材料を有する。インプロパー強誘電体は、一次秩序パラメータが例えば原子秩序の歪み又は座屈などの秩序機構である強誘電体である。インプロパーＦＥ材料の例は、ＬｕＦｅＯ３クラスの材料、及び強誘電体材料と常誘電体材料との超格子、それぞれ、ＰｂＴｉＯ３（ＰＴＯ）及びＳｎＴｉＯ３（ＳＴＯ）、並びにそれぞれＬａＡｌＯ３（ＬＡＯ）及びＳＴＯである。例えば、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎの超格子であり、‘ｎ’は１から１００の間である。ここでの様々な実施形態は、電荷状態を記憶することに関して強誘電体材料を参照して説明されるが、実施形態は常誘電体材料にも適用可能である。例えば、様々な実施形態のピラーキャパシタは、強誘電体材料の代わりに常誘電体材料を用いて形成されてもよい。
様々な実施形態の数多くの技術的効果が存在する。例えば、当該ピラーキャパシタを用いて形成されたメモリビットセルは、ＦＥピラーキャパシタにおけるＦＥ状態の非常に低電圧（例えば、１００ｍＶ）でのスイッチングを可能にする。ＦＥピラーキャパシタは、任意のタイプのトランジスタと共に使用され得る。例えば、様々な実施形態のＦＥピラーキャパシタは、プレーナトランジスタと共に使用されてもよいし、非プレーナトランジスタと共に使用されてもよい。トランジスタは、フロントエンドにて形成されてもよいし、バックエンドにて形成されてもよい。当該ピラーキャパシタを用いて形成されたメモリビットセルは、伝統的なＤＲＡＭビットセルと比較して、より高くて、より狭いビットセルをもたらす。従って、より多くのビットセルをダイに詰め込むことができ、需要の高い不揮発性挙動を提供しながら、伝統的なＤＲＡＭよりも低い電圧で動作することができるいっそう高密度のメモリをもたらす。一部の実施形態において、当該メモリビットセルは、ダイ当たりのメモリの密度を更に高めるために、フロントエンド及びバックエンドに形成される。他の技術的効果が、様々な実施形態及び図から明らかになる。
以下の説明では、本開示の実施形態のより完全な説明を提供するために、数多くの詳細が説明される。しかしながら、当業者に明らかになることには、本開示の実施形態は、これらの具体的詳細なしに実施されることができる。また、本開示の実施形態を不明瞭にしてしまうことを回避するために、周知の構造及びデバイスは、詳細にではなくブロック図の形態で示される。
なお、実施形態の対応する図面において、信号は線で表される。一部の線は、より多くの構成信号経路を指し示すために、より太くされることがあり、及び／又は主な情報流れ方向を指し示すために、１つ以上の端部に矢印を持つことがある。このように指し示すことは、限定することを意図するものではない。むしろ、それらの線は、回路又は論理ユニットのいっそう容易な理解を支援するために、１つ以上の例示的な実施形態との関連で使用される。設計上の必要性又は嗜好によって規定されるような、表される如何なる信号も、実際には、いずれかの方向に進み得る１つ以上の信号を有することができるとともに、任意の好適タイプの信号方式で実装されることができる。
用語“デバイス”は、一般に、その用語の使用の文脈に従った装置を指し得る。例えば、デバイスは、複数の層又は構造のスタック、単一の構造又は層、能動素子及び／又は受動素子を有する様々な構造の接続などを指し得る。一般に、デバイスは、ｘ－ｙ－ｚデカルト座標系のｘ－ｙ方向に沿った平面及びｚ方向に沿った高さを持つ三次元構造である。デバイスの平面はまた、そのデバイスを有する装置の平面であってもよい。
明細書及び特許請求の範囲の全体を通して、用語“接続される”は、如何なる中間デバイスもない、接続される物の間の例えば電気的、機械的又は磁気的な接続などの直接的な接続を意味する。
用語“結合される”は、例えば、接続される物の間の直接的な電気的、機械的、若しくは磁気的な接続、又は１つ以上の受動若しくは能動中間デバイスを介した間接的な接続などの、直接的又は間接的な接続を意味する。
ここでの用語“隣接する”は、一般に、ある物の位置が別の物の隣にある（例えば、すぐ隣にある、又はそれらの間に１つ以上の物を有して近くにある）又は接している（例えば、境を接している）ことを指す。
用語“回路”又は“モジュール”は、互いに協働して所望の機能を提供するように構成された１つ以上の受動及び／又は能動コンポーネントを指し得る。
用語“信号”は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指し得る。“ａ”、“ａｎ”、及び“ｔｈｅ”の意味は複数参照を含む。“ｉｎ”の意味は“ｉｎ”及び“ｏｎ”を含む。
用語“スケーリング”は、一般に、設計（図解及びレイアウト）をあるプロセステクノロジから別のプロセステクノロジへと転換し、その後にレイアウト面積において縮小されることを指す。用語“スケーリング”はまた、一般に、同一テクノロジノードの中でレイアウト及びデバイスを小型化することも指す。用語“スケーリング”はまた、例えば、電源レベルといった別のパラメータに対する信号周波数の調整（例えば、低速化又は高速化であり、すなわち、それぞれスケールダウン又はスケールアップである）を指すこともある。
用語“実質的に”、“近い”、“おおよそ”、“略”、及び“ほぼ”は、一般に、目標値の±１０％以内であることを指す。例えば、それらの使用の明示的な文脈において別段の断りがない限り、用語“実質的に等しい”、“ほぼ等しい”、及び“おおよそ等しい”は、そのように記載されるものの間に、単に偶発的なバラつきしかないことを意味する。当技術分野において、そのようなバラつきは、典型的に、所定の目標値の高々±１０％である。
別段の断りがない限り、共通の対象を記述するための序数形容詞“第１の”、“第２の”、及び“第３の”などの使用は、単に、同様の対象の異なるインスタンスが参照されていることを示すものであり、そのように記述される対象が、時間的に、空間的に、ランク的に、又は何らかの他の様態で、所与の順序になければならないことを意味する意図はない。
本開示の目的では、フレーズ“Ａ及び／又はＢ”及び“Ａ又はＢ”は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的では、フレーズ“Ａ、Ｂ及び／又はＣ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
説明中の及び請求項中に用語“左”、“右”、“前”、“後ろ”、“頂部”、“底部”、“上”、“下”、及びこれらに類するものが存在する場合、それらは、記述の目的で使用されており、必ずしも永久的な相対位置を記述するために使用されているわけではない。例えば、ここで使用される用語“の上”、“の下”、“前側”、“後ろ側”、“頂部”、“底部”、“の上”、“の下”、及び“上”は、そのような物理的関係を特筆すべき場合に、デバイス内での、あるコンポーネント、構造、又は材料の、参照されている他のコンポーネント、構造、又は材料に対する相対位置に言及するものである。これらの用語はここでは、単に記述目的で主にデバイスｚ軸の文脈の中で使用されており、故に、デバイスの向きに対して相対的なものであるとし得る。従って、ここで提供される図の文脈において第１の材料が第２の材料“の上（over）”にあることは、提供される図の文脈に対してデバイスがひっくり返される場合に、第２の材料“の下（below）”にあることにもなり得る。材料の文脈において、ある材料が別の材料の上又は下に配置されるとは、直に接触するのであることもあるし、１つ以上の介在する材料を有するのであることもある。さらに、ある材料が２つの材料の間に配置されるとは、２つの層と直に接触するのであることもあるし、１つ以上の介在層を有するのであることもある。対照的に、第１の材料が第２の材料“上（on）”にあるとは、第２の材料と直に接触しているということである。同様の区別が、コンポーネントアセンブリの文脈で為されるべきである。
用語“の間”は、デバイスのｚ軸、ｘ軸、又はｙ軸の文脈において使用され得る。２つの他の材料の間にある材料は、それらの材料の一方又は両方と接触しているのであることもあるし、１つ以上の介在材料によって他の２つの材料の両方から隔てられているのであることもある。従って、２つの他の材料“の間”の材料は、他の２つの材料のいずれかと接触していてもよいし、介在材料を介して他の２つの材料に結合されていてもよい。２つの他のデバイスの間にあるデバイスは、それらのデバイスの一方又は両方に直接接続されていてもよいし、１つ以上の介在デバイスによって他の２つのデバイスの両方から隔てられていてもよい。
ここでは、複数の非シリコンの半導体材料層が単一のフィン構造内で積層され得る。それら複数の非シリコン半導体材料層は、Ｐ型トランジスタに適した（例えば、シリコンよりも高い正孔移動度を提供する）１つ以上の“Ｐ型”層を含み得る。それら複数の非シリコン半導体材料層は更に、Ｎ型トランジスタに適した（例えば、シリコンよりも高い電子移動度を提供する）１つ以上の“Ｎ型”層を含み得る。それら複数の非シリコン半導体材料層は更に、Ｎ型層をＰ型層から隔てる１つ以上の介在層を含んでもよい。介在層は、少なくとも部分的に犠牲的であってもよく、例えば、ゲート、ソース、又はドレインのうちの１つ以上が、Ｎ型トランジスタ及びＰ型トランジスタのうちの一方以上のチャネル領域の周りに完全に巻きつくことを可能にし得る。複数の非シリコン半導体材料層は、積層ＣＭＯＳデバイスが単一のＦＥＴ（電界効果トランジスタ）のフットプリントで高移動度Ｎ型及びＰ型トランジスタの両方を含み得るように、少なくとも部分的にセルフアライン技術を用いて製造され得る。
ここでは、用語“バックエンド”は、一般に、ダイのうち、“フロントエンド”とは反対であって、ＩＣ（集積回路）パッケージがＩＣダイバンプに結合するところのセクションを指す。例えば、ダイパッケージに近い方の高階層メタル層（例えば、１０メタルスタックダイのメタル層６及びそれより上）及び対応するビアは、そのダイのバックエンドの部分と考えられる。逆に、用語“フロントエンド”は、一般に、ダイのうち、活性領域（例えば、トランジスタが製造されるところ）並びに活性領域に近い方の低階層メタル層及び対応するビア（例えば、１０メタルスタックダイの例でのメタル層５及びそれより下）を含むセクションを指す。
指摘しておくことには、いずれか他の図の要素と同じ参照符号（又は名称）を持つ図面の要素は、そのように限定されるものではないが、記載されたものと同様にして動作又は機能することができる。
図１Ａ－１Ｂは、一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのプレーナトランジスタと１つのキャパシタ）メモリビットセルの、それぞれ、３Ｄ図１００及び対応する断面図１２０を示している。図１Ａ－１Ｂのメモリビットセルはプレーナトランジスタを含んでおり、該プレーナトランジスタは、基板１０１と、ソース１０２と、ドレイン１０３と、チャネル領域１０４と、ゲート誘電体１０５、ゲートスペーサ１０６ａ、１０６ｂ、及びゲートメタル１０７を有するゲートと、ソースコンタクト１０８ａと、ドレインコンタクト１０８ｂとを有している。
基板１０１は、例えば単結晶シリコン、多結晶シリコン及びシリコン・オン・インシュレータ（ＳＯＩ）などの好適な半導体材料を含む。一実施形態において、基板１０１は、例えばＳｉ、Ｇｅ、ＳｉＧｅ、又は好適なＩＩＩ－Ｖ族化合物若しくはＩＩＩ族－Ｎ化合物などの他の半導体材料を含む。基板１０１はまた、半導体材料、金属、ドーパント、及び半導体基板に一般的に見られる他の材料を含んでもよい。
一部の実施形態において、ソース領域１０２及びドレイン領域１０３は、トランジスタのゲートスタックに隣接して基板１０１内に形成される。ソース領域１０２及びドレイン領域１０３は、一般に、エッチング／堆積プロセス又は注入／拡散プロセスのいずれかを用いて形成される。
エッチング／堆積プロセスでは、先ず、ソース領域１０２及びドレイン領域１０３の位置にリセスを形成するよう、基板１０１がエッチングされ得る。次いで、ソース領域１０２及びドレイン領域１０３を製造するのに使用される材料でリセスを充填するよう、エピタキシャル堆積プロセスが実行され得る。注入／拡散プロセスでは、ソース領域１０２及びドレイン領域１０３を形成するために、例えばボロン、アルミニウム、アンチモン、リン、又はヒ素などのドーパントが基板にイオン注入され得る。ドーパントを活性化するとともにそれらを基板１０１内に更に拡散させるアニールプロセスが、典型的に、イオン注入プロセスに続く。
一部の実施形態において、ソース領域１０２及びドレイン領域１０３を形成するために、金属及び／又は金属合金の１つ以上の層が使用される。一部の実施形態において、ソース領域１０２及びドレイン領域１０３は、例えばゲルマニウム又は好適なＩＩＩ－Ｖ族化合物などの１つ以上の代わりの半導体材料を用いて形成される。一部の実施形態において、ソース領域１０２及びドレイン領域１０３は、例えばシリコンゲルマニウム又は炭化シリコンなどのシリコン合金を用いて製造される。一部の実施形態において、エピタキシャル堆積されるシリコン合金が、例えばボロン、ヒ素又はリンなどのドーパントでその場（インサイチュ）ドープされる。
チャネル領域１０４のための半導体材料は、一部の実施形態によれば、基板１０１と同じ材料を有し得る。一部の実施形態において、チャネル領域１０４は、Ｓｉ、ＳｉＧｅ、Ｇｅ、及びＧａＡｓのうちの１つを含む。
ゲート誘電体層１０５は、１つの層又は複数の層のスタックを含み得る。それら１つ以上の層は、ｈｉｇｈ－ｋ誘電体材料、酸化シリコン、及び／又は二酸化シリコン（ＳｉＯ２）を含み得る。ｈｉｇｈ－ｋ誘電体材料は、例えば亜鉛、ニオブ、スカンジウム、低含有イットリウム、ハフニウム、シリコン、ストロンチウム、酸素、バリウム、チタン、ジルコニウム、タンタル、アルミニウム、及びランタンなどの元素を含み得る。ゲート誘電体層に使用され得るｈｉｇｈ－ｋ材料の例は、亜鉛ニオブ酸鉛、酸化ハフニウム、酸化鉛スカンジウムタンタル、酸化ハフニウムシリコン、酸化イットリウム、酸化アルミニウム、酸化ランタン、酸化バリウムストロンチウムチタン、酸化ランタンアルミニウム、酸化チタン、酸化ジルコニウム、酸化タンタル、及び酸化ジルコニウムシリコンを含む。一部の実施形態において、ｈｉｇｈ－ｋ材料が使用される場合、その品質を向上させるためにゲート誘電体層１０５に対するアニールプロセスが用いられる。
一部の実施形態において、ゲートスタックの両側の側面上に、ゲートスタックを挟む一対のスペーサ層（側壁スペーサ）１０６ａ／ｂが形成される。一対のスペーサ層１０６ａ／ｂは、例えば酸窒化シリコン、窒化シリコン、炭素ドープされた窒化シリコン、又は炭化シリコンなどの材料から形成される。側壁スペーサを形成するためのプロセスは、当技術分野において周知であり、一般に、堆積及びエッチングプロセス処理を含む。一部の実施形態において、複数のスペーサ対が使用されてもよい。例えば、二対、三対、又は四対の側壁スペーサが、ゲートスタックの両側の側面に形成され得る。
ゲートメタル層１０７は、そのトランジスタがｐ型トランジスタであるのかｎ型トランジスタであるのかに応じて、少なくとも１つのＰ型仕事関数金属又はＮ型仕事関数金属を有し得る。ゲートメタル層１０７は、２つ以上の金属層のスタックを有してもよく、１つ以上の金属層は仕事機能金属層であり、且つ少なくとも１つの金属層は導電充填層である。
ｎ型トランジスタでは、ゲートメタル層１０７に使用され得る金属は、炭化アルミニウム、炭化タンタル、炭化ジルコニウム、及び炭化ハフニウムを含む。一部の実施形態において、ｎ型トランジスタのゲートメタル層１０７向けの金属は、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル及びそれらの合金を含む。ｎ型メタル層は、約３．９ｅＶと約４．２ｅＶとの間の仕事関数を持つｎ型ゲートメタル層２０７の形成を可能にすることになる。一部の実施形態において、層１０７の金属は、ＴｉＮ、ＴｉＳｉＮ、ＴａＮ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、ＴｉＳｉＮ、又はＣｏのうちの１つを含む。一部の実施形態において、層１０７の金属は、Ｔｉ、Ｎ、Ｓｉ、Ｔａ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、又はＣｏのうちの１つ以上を含む。
ｐ型トランジスタでは、ゲートメタル層１０７に使用される金属は、以下に限られないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、及び導電性金属酸化物を含む。導電性酸化物の例は酸化ルテニウムを含む。ｐ型メタル層は、約４．９ｅＶと約５．２ｅＶとの間の仕事関数を持つｐ型ゲートメタル層１０７の形成を可能にすることになる。
ドレインコンタクト１０８ｂは、金属層１１０に結合されるものであるビア１０９ｂに結合される。金属層１１０はビットラインであり、ｘ軸に沿って延在する。ソースコンタクト１０８ａは、ビア１０９ａを介して、屈折金属間化合物（refractive inter-metallic）１１１ａに結合される。導電性酸化物１１２ｃが屈折金属間化合物１１１ｂに結合される。ドレイン及びソースコンタクト１０８ａ／ｂ及びビア１０９には、任意の好適材料を使用することができる。例えば、Ｔｉ、Ｎ、Ｓｉ、Ｔａ、Ｃｕ、Ａｌ、Ａｕ、Ｗ、又はＣｏのうちの１つ以上を、ドレイン及びソースコンタクト１０８ａ／ｂ及びビア１０９ａ／ｂに使用することができる。
屈折金属間化合物１１１ａ／ｂは、ピラーキャパシタのＦＥ特性を維持する導電性の材料である。屈折金属間化合物１１１が存在しない場合、ピラーキャパシタの強誘電体材料又は常誘電体材料がその効能を失ってしまい得る。一部の実施形態において、屈折金属間化合物１１１ａ／ｂは、Ｔｉ及びＡｌ（例えば、ＴｉＡｌ化合物）を有する。一部の実施形態において、屈折金属間化合物１１１ａ／ｂは、Ｔａ、Ｗ、及び／又はＣｏのうちの１つ以上を有する。例えば、屈折金属間化合物１１１ａ／ｂは、Ｔａ、Ｗ、及びＣｏの格子を含む。一部の実施形態において、屈折金属間化合物１１１ａ／ｂは、例えばＴｉ３Ａｌ、ＴｉＡｌ、ＴｉＡｌ３などのＴｉ－Ａｌ、例えばＮｉ３Ａｌ、ＮｉＡｌ３、ＮｉＡｌなどのＮｉ－Ａｌ、Ｎｉ－Ｔｉ、Ｎｉ－Ｇａ、Ｎｉ２ＭｎＧａ、ＦｅＧａ、Ｆｅ３Ｇａ、ホウ化物、炭化物、又は窒化物のうちの１つを含む。一部の実施形態において、ＴｉＡｌ材料は、Ｔｉ－（４５－４８）Ａｌ－（１－１０）Ｍ（＠Ｘ微量％）を有し、Ｍは、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｔａ、Ｗ、及びＭｏからの少なくとも１つの元素であり、０．１－５％という微量のＳｉ、Ｂ、及び／又はＭｇを有する。一部の実施形態において、ＴｉＡｌは、単相合金γ（ＴｉＡｌ）である。一部の実施形態において、ＴｉＡｌは、二相合金γ（ＴｉＡｌ）＋α２（Ｔｉ３Ａｌ）である。単相γ合金は、強固にすることを促進するとともに耐酸化性を更に高める例えばＮｂ又はＴａなどの第３の合金化元素を含有する。二相合金における第３の合金化元素の役割は、延性（Ｖ、Ｃｒ、Ｍｎ）、耐酸化性（Ｎｂ、Ｔａ）、又は複合特性を高めることである。例えばＳｉ、Ｂ、及びＭｇなどの添加は、他の特性を顕著に高めることができる。一部の実施形態において、屈折金属間化合物１１１ａ／ｂは、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ、又はＣｏのうちの１つ以上を含む。
様々な実施形態において、ピラーキャパシタは、屈折金属間化合物１１１ａ／ｂに隣接する。ピラーキャパシタは、セクション１１２ａ、１１２ｂ、及び１１２ｃを持つ第１の導電性酸化物１１２と、ＦＥ又は常誘電体（ＰＥ）材料１１３と、ＦＥ材料１１３間の第２の導電性酸化物１１４とを有する。導電性酸化物の頂部セクション（例えば、１１２ｃ）は、金属間化合物１１１ｂを介してプレートライン又はパルスライン１１５に結合される。一部の実施形態において、導電性酸化物１１２ｃとＰＬ１１５との間に、例えば屈折金属間化合物層などのバリア層（図示せず）がある。
セクション１１２ａ及び１１２ｂは互いに平行であり、セクション１１２ｃはセクション１１２ａ及び１１２ｂに直交する。様々な実施形態において、プレートライン又はパルスライン（ＰＬ）は、ｘ方向に沿って、ＢＬ１１０に平行に延在する。互いに平行なＢＬ及びＰＬを持つことにより、ＢＬ及びＰＬが互いに直交する場合と比較してメモリビットセルのフットプリントが小さくなるので、メモリの密度が更に改善する。ゲートメタル１０７は、メタルライン１１７に結合されるものであるゲートコンタクト１１６に結合される。メタルライン１１７はワードライン（ＷＬ）として使用され、ＢＬ１１０及びＰＬ１１５に直交するように延在する。ＢＬ１１０、ＰＬ１１５、及びＷＬ１１７には、任意の好適金属を使用することができる。例えば、Ａｌ、Ｃｕ、Ｃｏ、Ａｕ、又はＡｇを、ＢＬ１１０、ＰＬ１１５、及びＷＬ１１７に使用することができる。
一部の実施形態において、ＦＥ材料１１３はペロブスカイトであり、該ペロブスカイトは、Ｌａ、Ｓｒ、Ｃｏ、Ｓｒ、Ｒｕ、Ｙ、Ｂａ、Ｃｕ、Ｂｉ、Ｃａ、及びＮｉのうちの１つ以上を含む。例えば、（Ｌａ，Ｓｒ）ＣｏＯ３、ＳｒＲｕＯ３、（Ｌａ，Ｓｒ）ＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、ＬａＮｉＯ３などの金属ペロブスカイトが、ＦＥ材料１１３に使用され得る。ペロブスカイトは、０．３－２％の範囲の自発的歪みを達成するように適切にドープされることができる。例えば、ＴｉサイトのＺｒ、ＴｉサイトのＬａ、Ｎｂなどの化学的に置換されたチタン酸鉛では、これらの置換基の濃度が、０．３－２％の範囲の自発的歪みを達成するようなものにされる。化学的に置換されたＢｉＦｅＯ３、ＢｒＣｒＯ３、ＢｕＣｏＯ３クラスの材料では、ＢｉサイトへのＬａ又は希土類元素置換によって自発的歪みを調整することができる。
様々な実施形態において、金属ペロブスカイトがＦＥ材料１１３ａ／ｂに使用される場合、導電性酸化物１１２及び１１４は、ＩｒＯ２、ＲｕＯ２、ＰｄＯ２、ＯｓＯ２、又はＲｅＯ３のうちの１つ以上を含むことができる。一部の実施形態において、ペロブスカイトは、Ｌａ又はランタニドでドープされる。一部の実施形態において、低温での純粋なペロブスカイト強誘電体の成長のためのシード又はテンプレートを提供するために、非ペロブスカイト構造であるがいっそう高い導電率を持った、ＩｒＯ２、ＲｕＯ２、ＰｄＯ２、ＰｔＯ２の上に被覆された例えばＳｒＲｕＯ３などの、薄層（例えば、おおよそ１０ｎｍ）のペロブスカイトテンプレート導体が、導電性酸化物１１２及び１１４として使用される。
一部の実施形態において、ＦＥ材料１１３は、ＡＭｎＯ３型の六方晶系強誘電体を有し、ここで、Ａは希土類元素、すなわち、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、イットリウム（Ｙ）である。強誘電相は、層状ＭｎＯ５多面体の座屈を特徴とし、正味の電気分極につながるものであるＹイオンの変位を伴う。一部の実施形態において、六方晶系ＦＥは、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含む。様々な実施形態において、ＦＥ材料が六方晶系強誘電体を有する場合、導電性酸化物は、Ａ２Ｏ３（例えば、Ｉｎ２Ｏ３、Ｆｅ２Ｏ３）及びＡＢＯ３型のものであり、ここで、‘Ａ’は希土類元素であり、ＢはＭｎである。導電性酸化物１１２及び１１４として使用される六方晶系金属の例は、ＰｔＣｏＯ２、ＰｄＣｏＯ２、及び例えばＡｌドープＺｎＯなどのその他のデラフォスサイト構造の六方晶系金属酸化物のうちの１つ以上を含む。
一部の実施形態において、ＦＥ材料１１３はインプロパーＦＥ材料を有する。インプロパーＦＥ材料の例は、ＬｕＦｅＯ３クラスの材料、及び強誘電体材料と常誘電体材料との超格子、それぞれ、ＰｂＴｉＯ３（ＰＴＯ）及びＳｎＴｉＯ３（ＳＴＯ）、並びにそれぞれＬａＡｌＯ３（ＬＡＯ）及びＳＴＯである。例えば、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎの超格子であり、‘ｎ’は１から１００の間である。一部の実施形態において、導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ、又はＲｅのうちの１つ以上の酸化物を含む。導電性酸化物の他の例は、例えばＦｅ３Ｏ４、ＬｉＶ２Ｏ４などのスピネル、及び例えばＩＴＯ（インジウム錫酸化物）、ＳｎドープＩｎ２Ｏ３などの立方晶系金属酸化物を含む。
ここでの様々な実施形態は、電荷状態を記憶することに関して強誘電体材料を参照して説明されるが、実施形態は常誘電体材料にも適用可能である。例えば、様々な実施形態のピラーキャパシタは、強誘電体材料の代わりに常誘電体材料を用いて形成されてもよい。様々な実施形態において、ピラーキャパシタ内の導電性酸化物及び金属間化合物材料は、強誘電体材料の両側にある。
図１Ｃは、一部の実施形態に従った、ＦＥ材料を有するピラーキャパシタがＰＬとＢＬとの間に形成された１Ｔ－１Ｃメモリビットセルの断面図１３０を示している。ＢＬよりも上にピラーキャパシタを形成することにより、ＢＬ１１０とＰＬ１１５との間のメタル層空間を自由に有効に使用して、ピラーキャパシタについて広範囲のキャパシタンス値を達成することができる。ピラーキャパシタを位置付けるこの構成は、１Ｔ－１Ｃビットセルのピッチが実質的にトランジスタＭＮのピッチであることを可能にする。従って、高密度メモリが達成される。
図１Ｄは、一部の実施形態に従った、ＦＥ材料を有する２つのピラーキャパシタがＰＬ１１５とＢＬ１１０との間に形成された１Ｔ－１Ｃメモリビットセルの断面図１４０を示している。ここでは、導電性酸化物セクション１１２ｄによって離隔された、ＦＥ材料１１３ａ及び１１３ｂを有する２つのピラーキャパシタが形成されている。厚さｔ１１２は、１０ｎｍ－１５０ｎｍの範囲内である。２つのピラーキャパシタは、様々な実施形態によれば、同じバリア層１１１ａ／ｂ、及び同じ導電性酸化物セクション１１２ｃを共有する。２つのピラーキャパシタを示しているが、３つ以上のピラーキャパシタをＢＬ１１０とＰＬ１１５との間の空間に形成してもよい。ピラーキャパシタのこの構成も、１Ｔ－１Ｃビットセルのピッチが実質的にトランジスタＭＮのピッチであることを可能にする。従って、高密度メモリが、より高いキャパシタンスで達成される。
図２は、一部の実施形態に従った、図１の１Ｔ－１Ｃビットセルの高密度レイアウト２００を示している。当該ビットセルレイアウトのピッチは、おおよそ、トランジスタ領域のピッチである。ここでは、ピッチはビットセルのｘ寸法及びｙ寸法を指す。この小さいピッチのため、多数のビットセルをアレイ的に詰め込むことができ、高密度メモリアレイにつながる。
様々な実施形態の容量ピラーを矩形構造として示すが、それは他の形状を持つこともできる。例えば、様々な実施形態の容量ピラーは、矩形の容量ピラーを参照して記載されるものと同様の寸法を有する円筒形状を持つことができる。
図３Ａ－３Ｂは、一部の実施形態に従った、側壁バリアシールを有するピラーキャパシタ３００及び３２０の３Ｄ図をそれぞれ示している。図３Ａ－３Ｂの実施形態は、ここに記載される実施形態のいずれかにも使用されることができる。キャパシタ３００は、出力導電性酸化物層１１２に側壁バリア（絶縁性又は絶縁用）シール３０１が適用されていることを除いて、図１Ａのキャパシタと同様である。このケースでは、側壁バリアシール３０１は、２つのセクション１１２ａ及び１１２ｂにそれぞれ３０１ａ及び３０１ｂとして適用されている。ピラーキャパシタ３００において、側壁バリアシール３０１ａ及び３０１ｂは、ｚ軸に沿って延在してバリア構造１１１ａ／ｂの側壁を覆っている。一部の実施形態において、頂部セクション１１２ｃも、側壁バリアシール３０１で封止される。一部の実施形態において、側壁バリアシール３０１は、Ｔｉ、Ａｌ、Ｏ、又はＭｇのうちの１つ以上を含む。例えば、ＴｉＡｌＯ３、ＭｇＯ、又はＴｉＯ２を側壁バリアシールとして使用することができる。側壁バリアシール３０１は、キャパシタ材料を、その中への元素の拡散から保護する。側壁バリアシール３０１は、低い導電率の材料であるとともに、低いキャパシタンスを持つ。
一部の実施形態において、バリア構造（１１１ａ／ｂについて）の厚さｔ１１１は、０．５ｎｍ（ナノメートル）から１０ｎｍの範囲内である。一部の実施形態において、導電性酸化物の厚さｔ１１２は、０．５ｎｍから２０ｎｍの範囲内である。一部の実施形態において、ＦＥ材料の厚さｔ１１３は、０．５ｎｍから１００ｎｍの範囲内である。一部の実施形態において、側壁バリアの厚さｔ３０１は、０．５ｎｍから１０ｎｍの範囲内である。一部の実施形態において、ピラーの高さｈｐｉｌｌａｒは、５０ｎｍから５０００ｎｍの範囲内である。
キャパシタ３２０は、側壁バリアシール３０１の適用を別にして、キャパシタ３００と同様である。ここでは、側壁バリアは３２１としてラベル付けられているが、３０１を参照して説明したのと同じ材料を有する。一部の実施形態において、この側壁バリアは、３２１ａ／ｂ／ｃとして、出力導電性酸化物１１２ａ／ｂ／ｃの全ての面に沿って延在する。この例では、側壁バリアシール３２１ａ及び３２１ｂは、バリア１１１ａ／ｂまで延在していない。一部の実施形態において、厚さｔ３２１は厚さｔ３０１と同じである。
様々な実施形態において、バリア層１１１ａ／ｂの格子パラメータは、導電性酸化物及び／又はＦＥ材料の格子パラメータと整合される。一部の実施形態において、外側導電性酸化物層１１２は、側壁バリアシール（例えば、Ｔｉ－Ａｌ－Ｏ又はＭｇＯ）で部分的に又は完全に覆われる。様々な実施形態において、側壁バリアシールの格子パラメータは、外側導電性酸化物の格子パラメータと整合される。
図４Ａは、一部の実施形態に従った、強誘電体構造の上の第１の電極としての巻き付き導電性酸化物と、第２の電極としてのピラー内部の屈折金属間化合物とを有するピラーキャパシタ４００の３Ｄ図を示している。一部の実施形態において、中心の又はコアの導電性酸化物層１１４が、例えばＴｉ及びＡｌなどの屈折金属間化合物のスタックで置き換えられる。一部の実施形態において、屈折金属間化合物のスタックは、層４０１及び４０２を含む。一部の実施形態において、層４０１及び４０２はＴｉＡｌを含む。他の材料は、Ｔｉ３Ａｌ、ＴｉＡｌ３、Ｎｉ３Ａｌ、ＮｉＡｌ３、ＮｉＡｌ、Ｎｉ－Ｔｉ、Ｎｉ－Ｇａ、Ｎｉ３ＭｎＧａ、ＦｅＧａ、Ｆｅ３Ｇａ、ホウ化物、炭化物、及び窒化物を含む。一部の実施形態において、層４０１及び４０２の材料は相異なる材料である。一部の実施形態において、層４０１及び４０２の材料は同じ材料である。屈折金属間化合物のスタックは、３つの面で、ＦＥ材料セクション４１３ａ、４１３ｂ、及び４１３ｃ（材料１１３と同じ）によって巻かれている。ＦＥ材料の組成は、ここに記載されるＦＥ材料のいずれかに従う。様々な実施形態において、導電性酸化物１１２ａ／ｂは、バリア構造１１１ａに隣接するようにｙ軸に沿って延在する。バリア構造１１１ａはまた、ＦＥ材料セクション４１３ａ、４１３ｂ、並びに層４０１若しくは４０２のうちの一方とも隣接する。一部の実施形態において、図３Ａ－３Ｂの側壁バリアシール３０１がピラーキャパシタ４００にも使用され得る。一部の実施形態において、スタックの長さＬｓｔａｃｋは、５ｎｍから２００ｎｍの範囲である。一部の実施形態において、層４０１の厚さｔ４０１は、１０ｎｍから６０ｎｍの範囲内である。一部の実施形態において、層４０２の厚さｔ４０２は、１０ｎｍから６０ｎｍの範囲内である。
図４Ｂは、一部の実施形態に従った、強誘電体構造の上の第１の電極としての巻き付き導電性酸化物と、第２の電極としてのピラー内部の屈折金属間化合物とを有し、該屈折金属間化合物が金属コーティングを有するピラーキャパシタ４２０の３Ｄ図を示している。
一部の実施形態において、中心の又はコアの導電性酸化物層１１４が、材料４２１及び４２２のスタックで置き換えられ、４２１は、例えばＣｕ、Ｃｏ、Ｒｕ、Ｔａ、又はＷ（又はこれらの組み合わせ）などの金属であり、４２２は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、Ｗ、ＴａＮ、ＷＮ、又はこれらの組み合わせのうちの１つ以上で形成されるビア層である。一部の実施形態において、層４２１及び４２２の材料のスタックは、メタルコーティング４１１ａ、４１１ｂ、及び４１１ｃによって覆われる。一部の実施形態において、図３Ａ－３Ｂの側壁バリアシール３０１がピラーキャパシタ４２０にも使用され得る。一部の実施形態において、スタックの長さＬｓｔａｃｋは、５ｎｍから２００ｎｍの範囲である。一部の実施形態において、層４２１の厚さｔ４２１は、１０ｎｍから６０ｎｍの範囲内である。一部の実施形態において、層４２２の厚さｔ４２２は、１０ｎｍから６０ｎｍの範囲内である。図４Ａ－４Ｂの実施形態は、ここに記載される実施形態のいずれにも使用されることができる。
図５Ａ－５Ｂは、一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのｆｉｎＦＥＴと１つのキャパシタ）メモリビットセルの、それぞれ、３Ｄ図５００及び対応する断面図５２０を示している。図５Ａのメモリビットセルは、非プレーナトランジスタについてのものであることを別にして、図１Ａのメモリビットセルと同様である。ｆｉｎＦＥＴは非プレーナトランジスタの一例である。ｆｉｎＦＥＴは、ソース領域５０２及びドレイン領域５０３を含んだフィンを有する。ソース領域５０２とドレイン領域５０３との間にチャネルがある。トランジスタＭＮは、同一のゲートスタックに結合された、互いに平行な複数のフィンを持つことができる。それらのフィンがゲートスタックを通り抜け、ソース領域５０２及びドレイン領域５０３を形成する。
図６は、一部の実施形態に従った、図５Ａの１Ｔ－１Ｃビットセルの高密度レイアウト６００を示している。図２のメモリビットセルのピッチのように、ここでのビットセルレイアウトのピッチは、おおよそ、トランジスタ領域のピッチである。ここでは、ピッチはビットセルのｘ寸法及びｙ寸法を指す。この小さいピッチのため、多数のビットセルをアレイ的に詰め込むことができ、高密度メモリアレイにつながる。
図７は、一部の実施形態に従った、強誘電体材料と電極として導電性酸化物とを有するピラーキャパシタを有し、導電性酸化物電極のうちの一方がピラーキャパシタに巻き付いた、１Ｔ－１Ｃ（１つのバックエンドｆｉｎＦＥＴと１つのキャパシタ）メモリビットセルの３Ｄ図７００を示している。この実施形態では、トランジスタをバックエンドトランジスタとすることができる。ｆｉｎＦｅｔを示しているが、キャパシタピラーに結合することができる任意のバックエンドトランジスタを使用することができる。
図８は、一部の実施形態に従った、１Ｔ－１Ｃビットセルを形成するためのフローチャート８００を示している。フローチャート８００のブロックを特定の順序で示しているが、この順序は決定的なものではない。例えば、一部のブロック又はプロセスを他のものより先に実行することができ、一部のものを並列に実行することができる。ブロック８０１にて、ソース、ドレイン、及びゲートを持つトランジスタＭＮが形成される。トランジスタは、プレーナであってもよいし非プレーナであってもよい。ブロック８０２にて、ワードライン１１７が、コンタクト１１７を介してゲート電極１０７に結合される。ブロック８０３にて、第１方向（例えば、ｘ軸）に延在するビットライン１１０が形成される。ビットライン１１０は、ビア１０９を介してトランジスタＭＮのソース又はドレインに結合される。ビットライン１１０はワードライン１１７に直交して延在する。ブロック８０４にて、第１方向に沿って延在するパルスライン又はプレートライン（ＰＬ）１１５が形成される。ＰＬ１１５は、トランジスタＭＮのソース又はドレインに結合される。ブロック８０５にて、ソース領域又はドレイン領域に隣接して、且つＰＬ１１５に結合されて、ピラーキャパシタ構造（例えば、図１Ａ、図３－４）が形成される。
図９は、一部の実施形態に従った、１Ｔ－１Ｃビットセルのピラーキャパシタを形成するためのフローチャート９００を示している。フローチャート９００のブロックを特定の順序で示しているが、この順序は決定的なものではない。例えば、一部のブロック又はプロセスを他のものより先に実行することができ、一部のものを並列に実行することができる。ブロック９０１にて、第１の屈折金属間化合物（例えば、１１１）を有する第１構造が形成される。第１構造は、トランジスタＭＮのソース領域又はドレイン領域に隣接する。ブロック９０２にて、第１の導電性酸化物１１２を有する第２構造が形成される。第２構造は、第１セクション１１２ａ、第２セクション１１２ｂ、及び第３セクション１１２ｃを有する。第１セクション１１２ａは、第１方向（例えば、ｘ軸に沿う）に直交する第２方向（例えば、ｚ軸に沿う）に延在し、第２セクション１１２ｂは、第１セクション１１２ａに平行である。第３セクション１１２ｃは、当該第３セクションが第１方向（例えば、ｘ軸に沿う）に延在するようにして第１セクション及び第２セクションに隣接し、第１セクションの一部及び第２セクションの一部が第１構造１１１ａに隣接する。セクション１１２ｃは、金属間化合物１１１ｂに隣接するように形成される。
ブロック９０３にて、強誘電体材料（例えば、ペロブスカイト、六方晶系強誘電体、インプロパー強誘電体）を有する第３構造１１３が形成される。第３構造は、第１、第２、及び第３セクション（ｚ軸及びｘ軸に沿う１１３のセクション）を有し、該第１セクションは、第２構造の第１セクション（１１２ａ）に隣接し、該第２セクションは、第２構造の第２セクション（１１２ｂ）に隣接し、該第３セクションは、第２構造の第３セクション（１１２ｃ）に隣接し、第３構造の第１及び第２セクションは、互いに平行であり且つ第２方向に沿って延在する。
ブロック９０４にて、当該方法は、第２の導電性酸化物を有する第４構造を形成することを有し、第４構造は、第３構造の第１セクションと第２セクションとの間にあり、第４構造の一部が、第３構造の第３セクションの一部に隣接する。
ブロック９０４で、当該方法は、第２の導電性酸化物１１４を有する第４構造を形成することを有する。第２の導電性酸化物は、第３構造の第１セクション１１３と第２セクション１１３との間にある。フローチャート９００を、図１Ａ－１Ｄの容量ピラー構造を形成することに関して示しているが、図３－４の容量ピラー構造を形成することにも同じプロセスを使用することができる。
図１０は、一部の実施形態に従った、１Ｔ－１Ｃビットセルのアレイとロジックとを有するメモリチップ１０００を示している。チップ１０００は、不揮発性強誘電体ＤＲＡＭ（ＦＥ－ＤＲＡＭ）アレイ１００２を有したメモリモジュール１００１を有しており、該アレイは、ここで様々な実施形態を参照して説明したもののようなビットセルを有する。メモリモジュール１００１は更に、例えばデコーダ、マルチプレクサ、及びＢＬ、ＷＬ、ＰＬを駆動するドライバなどのＣＭＯＳロジック１００３を有する。メモリモジュール１００１は更に、例えば人工知能（ＡＩ）プロセッサ１００５（例えば、専用ＡＩプロセッサ、ＡＩプロセッサとして構成されたグラフィックスプロセッサ）などの別のデバイスと通信するために使用される入力－出力（ＩＯ）インタフェース８０４を含む。
明細書における“ある実施形態”、“一実施形態”、“一部の実施形態”又は“他の実施形態”への言及は、その実施形態に関連して記載される特定の機構、構造又は特性が、必ずしも全ての実施形態というわけではなく、少なくとも一部の実施形態に含まれていることを意味する。“ある実施形態”、“一実施形態”又は“一部の実施形態”が様々に出現することは、必ずしも全てが同じ実施形態に言及しているわけではない。明細書が、コンポーネント、機構、構造、又は特性が含まれ“てもよい”、“るかもしれない”又は“得る”と述べる場合、その特定のコンポーネント、機構、構造、又は特性を含むことを必要とするものではない。明細書又は請求項が“ａ”又は“ａｎ”要素に言及する場合、その要素が１つだけ存在するということを意味するものではない。明細書又は請求項が“ある追加の”要素に言及する場合、その追加の要素が２つ以上あることを妨げるものではない。
また、複数の特定の機構、構造、機能、又は特性が、１つ以上の実施形態において好適なやり方で組み合わされ得る。例えば、それら２つの実施形態に関連する特定の機構、構造、機能、又は特性が相互に排他的でない場合に、第１の実施形態が第２の実施形態と組み合わされ得る。
本開示をその特定の実施形態に関して説明してきたが、以上の説明に照らして、当業者には、そのような実施形態の数多くの代替、変更、及び変形が明らかになる。本開示の実施形態は、添付の請求項の広い範囲に入る全てのそのような代替、変更、及び変形を包含することが意図される。
また、集積回路（ＩＣ）チップ及び他のコンポーネントへの周知の電源／グランド接続は、図示及び説明の単純さのため、及び開示を不明瞭にしないために、提示した図面に示されていたり示されなかったりすることがある。さらに、構成をブロック図形式で示することがあるが、これは、開示を不明瞭にしないためであり、また、そのようなブロック図構成の実装に関する詳細が、本開示が実装されることになるプラットフォームに高度に依存する（すなわち、そのような詳細は当業者の権限の範囲内にあるというべきである）という事実に鑑みてのことである。開示の実施形態例を説明するために具体的詳細（例えば、回路）が説明される場合、当業者に明らかなことには、本開示は、それらの具体的詳細を用いずに実施されてもよい、それらの変形を用いて実施されてもよい。この説明は、故に、限定ではなく例示としてみなされるべきである。
様々な実施形態を例示する以下の例が提供される。これらの例は、他の例と組み合わされることができる。従って、発明の範囲を変えることなく様々な実施形態が他の実施形態と組み合わされ得る。
例１：ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方と前記プレートラインとに隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、ペロブスカイトを有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を有する装置。
例２：前記容量構造は、前記第２構造の前記第１セクションの側面に隣接する第５構造、及び前記第２構造の前記第２セクションの側面に隣接する第６の層、を有し、前記第６構造及び前記第７構造は絶縁材料を有する、例１の装置。
例３：前記絶縁材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例２の装置。
例４：前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方である、例２の装置。
例５：前記ペロブスカイトは、Ｌａ又はランタニドでドープされている、例２の装置。
例６：前記屈折金属間化合物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含む導電材料である、例２の装置。
例７：前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、例２の装置。
例８：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例１の装置。
例９：前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含む、例１の装置。
例１０：前記ペロブスカイトは、Ｌａ、Ｓｒ、Ｃｏ、Ｒｕ、Ｍｎ、Ｙ、Ｎａ、Ｃｕ、又はＮｉのうちの１つを含む、例１の装置。
例１１：前記容量構造は、形状が円筒形である、例１の装置。
例１２：前記ペロブスカイトは、前記第３構造を通るリークを制御するためにＳｃ又はＭｎでドープされている、例１の装置。
例１３：メモリビットセルを形成する方法であって、ソース、ドレイン、及びゲートを持つトランジスタを形成することと、前記ゲートに結合されたワードラインを形成することと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットライン、を形成することと、前記第１方向に延在するプレートラインを形成することと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造を形成することであり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、を形成すること、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、を形成すること、ペロブスカイトを有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、を形成すること、第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を形成すること、を有する、容量構造を形成することと、を有する方法。
例１４：前記容量構造を形成することは、前記第２構造の前記第１セクションの側面に隣接する第５構造を形成すること、及び前記第２構造の前記第２セクションの側面に隣接する第６の層を形成すること、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例１３の方法。
例１５：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含み、前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方であり、前記ペロブスカイトは、Ｌａ又はランタニドでドープされており、前記屈折金属間化合物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含み、且つ前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、例１４の方法。
例１６：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例１３乃至１９のいずれか一項の方法。
例１７：前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含む、例１３の方法。
例１８：前記ペロブスカイトは、Ｌａ、Ｓｒ、Ｃｏ、Ｒｕ、Ｍｎ、Ｙ、Ｎａ、Ｃｕ、又はＮｉのうちの１つを含む、例１３の方法。
例１９：前記容量構造は、形状が円筒形である、例１３の方法。
例２０：前記ペロブスカイトは、前記第３構造を通るリークを制御するためにＳｃ又はＭｎでドープされている、例１３の方法。
例２１：人工知能（ＡＩ）プロセッサ、並びに前記ＡＩプロセッサに結合された不揮発性メモリであり、当該不揮発性メモリは複数のビットセルを含み、前記ビットセルの１つは、ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、ペロブスカイトを有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を含む、不揮発性メモリ、を有するシステム。
例２２：前記容量構造は、前記第２構造の前記第１セクションの側面に隣接する第５構造、及び前記第２構造の前記第２セクションの側面に隣接する第６の層、を有し、前記第６構造及び前記第７構造は絶縁材料を有する、例２１のシステム。
例２３：前記絶縁材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含み、前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方であり、前記ペロブスカイトは、Ｌａ又はランタニドでドープされており、前記屈折金属間化合物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含み、且つ前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、例２２のシステム。
例２４：ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、六方晶系強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を有する装置。
例２５：前記容量構造は、前記第２構造の前記第１セクションの側面に隣接する第５構造、及び前記第２構造の前記第２セクションの側面に隣接する第６の層、を有し、前記第６構造及び前記第７構造は絶縁バリア材料を有する、例２４の装置。
例２６：前記絶縁バリア材料は、Ｔｉ、Ａｌ、Ｈｆ、又はＭｇの酸化物のうちの１つ以上を含む、例２５の装置。
例２７：前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方である、例２５の装置。
例２８：前記屈折導電金属間化合物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含む、例２５の装置。
例２９：前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、例２５の装置。
例３０：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例２４の装置。
例３１：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｎ２Ｏ３、Ｆｅ２Ｏ３、Ｆｅ３Ｏ４、ＰｔＣｏＯ３、ＰｄＣｏＯ２、ＡｌドープＺｎＯ、又はＳｎドープＩｎ２Ｏ３を含む、例２４の装置。
例３２：前記容量構造は、形状が円筒形である、例２４の装置。
例３３：前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含む、例２４の装置。
例３４：前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はイットリウム（Ｙ）のうちの１つを含む希土類元素である、例２４の装置。
例３５：差動強誘電体メモリを形成する方法であって、ソース、ドレイン、及びゲートを持つトランジスタを形成することと、前記ゲートに結合されたワードラインを形成することと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットライン、を形成することと、前記第１方向に延在するプレートラインを形成することと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造を形成することであり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、を形成すること、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、を形成すること、六方晶系強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、を形成すること、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を形成すること、を有する容量構造を形成することと、を有する方法。
例３６：前記容量構造は、前記第２構造の前記第１セクションの側面に隣接する第５構造、及び前記第２構造の前記第２セクションの側面に隣接する第６の層、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例３５の方法。
例３７：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例３６の方法。
例３８：前記トランジスタを形成することは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方を形成することを有する、例３６の方法。
例３９：前記屈折金属間化合物は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含む、例３６の方法。
例４０：前記トランジスタを形成することは、前記トランジスタをダイのバックエンドに位置させることを有し、又は前記トランジスタを形成することは、前記トランジスタをダイのフロントエンドに位置させることを有する、例３６の方法。
例４１：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例３６の方法。
例４２：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｎ２Ｏ３、Ｆｅ２Ｏ３、Ｆｅ３Ｏ４、ＰｔＣｏＯ３、ＰｄＣｏＯ２、ＡｌドープＺｎＯ、又はＳｎドープＩｎ２Ｏ３を含む、例３６の方法。
例４３：前記容量構造は、形状が円筒形である、例３６の方法。
例４４：前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含む、例３６の方法。
例４５：前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はイットリウム（Ｙ）のうちの１つを含む希土類元素である、例３６の方法。
例４６：人工知能（ＡＩ）プロセッサ、並びに前記ＡＩプロセッサに結合された不揮発性メモリであり、当該不揮発性メモリは複数のビットセルを含み、前記ビットセルの１つは、ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、六方晶系強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を含む、不揮発性メモリ、を有するシステム。
例４７：前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含む、例４６のシステム。
例４８：前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）又はイットリウム（Ｙ）のうちの１つを含む希土類元素である、例４６のシステム。
例４９：ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、インプロパー強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を有する装置。
例５０：前記容量構造は、前記第２構造の前記第１セクションの側面に隣接する第５構造、及び前記第２構造の前記第２セクションの側面に隣接する第６の層、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例４９の装置。
例５１：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例５０の装置。
例５２：前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方である、例５０の装置。
例５３：前記屈折金属間化合物は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、又はＣｏのうちの１つ以上を含む、例５０の装置。
例５４：前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、例５０の装置。
例５５：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例４９の装置。
例５６：前記容量構造は、形状が円筒形である、例４９の装置。
例５７：前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例４９の装置。
例５８：強誘電体メモリを形成する方法であって、ソース、ドレイン、及びゲートを持つトランジスタを形成することと、前記ゲートに結合されたワードラインを形成することと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットライン、を形成することと、前記第１方向に延在するプレートラインを形成することと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造を形成することであり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、を形成すること、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、を形成すること、インプロパー強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、を形成すること、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を形成すること、を有する容量構造を形成することと、を有する方法。
例５９：前記容量構造を形成することは、前記第２構造の前記第１セクションの側面に隣接する第５構造を形成すること、及び前記第２構造の前記第２セクションの側面に隣接する第６の層を形成すること、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例５８の方法。
例６０：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例５９の方法。
例６１：前記トランジスタを形成することは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方を形成することを有する、例５９の方法。
例６２：前記屈折金属間化合物は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、又はＣｏのうちの１つ以上を含む、例５９の方法。
例６３：前記トランジスタを形成することは、前記トランジスタをダイのバックエンドに位置させることを有し、又は前記トランジスタを形成することは、前記トランジスタをダイのフロントエンドに位置させることを有する、例５９の方法。
例６４：前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｓ又はＲｅのうちの１つ以上の酸化物を含む、例５９の方法。
例６５：前記容量構造は、形状が円筒形である、例５９の方法。
例６６：前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例５９の方法。
例６７：人工知能（ＡＩ）プロセッサ、並びに前記ＡＩプロセッサに結合された不揮発性メモリであり、当該不揮発性メモリは複数のビットセルを含み、前記ビットセルの１つは、ソース、ドレイン、及びゲートを持つトランジスタと、前記ゲートに結合されたワードラインと、第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、前記第１方向に延在するプレートラインと、前記トランジスタの前記ソース又は前記ドレインのうちの一方に隣接する容量構造であり、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、インプロパー強誘電体を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、及び第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する容量構造と、を含む、不揮発性メモリ、を有するシステム。
例６８：前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例６７のシステム。
例６９：屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造と、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造と、強誘電体材料を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造と、を有する容量構造体。
例７０：第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を有する例６９の容量構造体。
例７１：第４構造を有し、当該第４構造は、第１の材料の層と第２の材料の層とのスタックであり、前記第１の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、又はＷのうちの１つを含み、前記第２の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、Ｗ、ＴａＮ、又はＷＮのうちの１つを含む、スタックと、前記スタックの３つのセクションの周囲の層であり、Ｔｉ及びＡｌを有する層と、を有し、前記第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にある、例６９の容量構造体。
例７２：前記屈折構造は第１の屈折構造であり、当該容量構造体は、第２の屈折金属間化合物を有する第５構造を有し、該第５構造は、プレートラインに隣接するとともに、前記第４構造に隣接する、例６９の容量構造体。
例７３：前記第２構造の前記第１セクションの側面に隣接する第６構造と、前記第２構造の前記第２セクションの側面に隣接する第７の層と、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例６９の容量構造体。
例７４：前記強誘電体材料は、ペロブスカイト、六方晶系強誘電体、又はインプロパー強誘電体のうちの１つである、例７３の容量構造体。
例７５：前記強誘電体材料は以下のうちの１つを含む：前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含み、前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含み、又は前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、希土類元素、すなわち、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、又はイットリウム（Ｙ）であり、前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例７４の容量構造体。
例７６：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例７４の容量構造体。
例７７：前記第１又は第２の屈折材料は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、又はＣｏのうちの１つ以上を含む、例７４の容量構造体。
例７８：前記第１及び第２の導電性酸化物は：前記強誘電体材料がペロブスカイトであるときにはＩｒ、Ｒｕ、Ｐｄ、Ｐｓ、又はＲｅ；前記強誘電体材料が六方晶系強誘電体であるときにはＰｔＣｏ、ＰｄＣｏ、デラフォスサイト構造の六方晶系金属；Ｆｅ、ＬｉＶ；又はＩｎＴｉ、のうちの１つの酸化物を含む、例７４の容量構造体。
例７９：前記強誘電体材料は、前記強誘電体材料を通るリークを制御するためにＳｃ又はＭｎでドープされている、例７４の容量構造体。
例８０：容量構造体を形成する方法であって、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造、を形成することと、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造、を形成することと、強誘電体材料を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造、を形成することと、を有する方法。
例８１：第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造、を形成することを有する例８０の方法。
例８２：第４構造を形成することを有し、これは、第１の材料の層と第２の材料の層とのスタックであり、前記第１の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、又はＷのうちの１つを含み、前記第２の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、Ｗ、ＴａＮ、又はＷＮのうちの１つを含む、スタック、を形成することと、前記スタックの３つのセクションの周囲の層であり、Ｔｉ及びＡｌを有する層を形成することと、を有し、前記第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にある、例８１の方法。
例８３：前記屈折構造は第１の屈折構造であり、当該方法は更に、第２の屈折金属間化合物を有する第５構造を形成すること有し、該第５構造は、プレートラインに隣接するとともに、前記第４構造に隣接する、例８１の方法。
例８４：前記第２構造の前記第１セクションの側面に隣接する第６構造を形成することと、前記第２構造の前記第２セクションの側面に隣接する第７の層を形成することと、を有し、前記第６構造及び前記第７構造はバリア材料を有する、例８１の方法。
例８５：前記強誘電体材料は、ペロブスカイト、六方晶系強誘電体、又はインプロパー強誘電体のうちの１つである、例８４の方法。
例８６：前記強誘電体材料は以下のうちの１つを含む：前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含み、前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含み、又は前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、希土類元素、すなわち、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、又はイットリウム（Ｙ）であり、前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例８５の方法。
例８７：前記バリア材料は、Ｔｉ、Ａｌ、又はＭｇの酸化物のうちの１つ以上を含む、例８６の方法。
例８８：前記第１又は第２の屈折材料は、Ｔｉ、Ａｌ、Ｔａ、Ｗ、又はＣｏのうちの１つ以上を含む、例８６の方法。
例８９：前記第１及び第２の導電性酸化物は：前記強誘電体材料がペロブスカイトであるときにはＩｒ、Ｒｕ、Ｐｄ、Ｐｓ、又はＲｅ；前記強誘電体材料が六方晶系強誘電体であるときにはＰｔＣｏ、ＰｄＣｏ、デラフォスサイト構造の六方晶系金属；Ｆｅ、ＬｉＶ；又はＩｎＴｉ、のうちの１つの酸化物を含む、例８６の方法。
例９０：前記強誘電体材料は、前記強誘電体材料を通るリークを制御するためにＳｃ又はＭｎでドープされている、例８６の方法。
例９１：容量構造体を有するメモリ、並びに前記メモリに結合された人工知能（ＡＩ）プロセッサ、を有し、前記容量構造体は、屈折金属間化合物を有する第１構造であり、前記トランジスタの前記ソース又は前記ドレインに隣接する第１構造と、第１の導電性酸化物を有する第２構造であり、当該第２構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第１方向に直交する第２方向に延在し、該第２セクションは、該第１セクションに平行であり、該第３セクションは、該第３セクションが前記第１方向に延在するようにして該第１セクション及び該第２セクションに隣接し、該第１セクションの一部及び該第２セクションの一部が、前記第１構造に隣接する、第２構造と、強誘電体材料を有する第３構造であり、当該第３構造は、第１、第２、及び第３セクションを有し、該第１セクションは、前記第２構造の前記第１セクションに隣接し、該第２セクションは、前記第２構造の前記第２セクションに隣接し、該第３セクションは、前記第２構造の前記第３セクションに隣接し、当該第３構造の該第１及び第２セクションは、互いに平行であり且つ前記第２方向に沿って延在する、第３構造と、第２の導電性酸化物を有する第４構造であり、当該第４構造は、前記第３構造の前記第１セクションと前記第２セクションとの間にあり、当該第４構造の一部が、前記第３構造の前記第３セクションの一部に隣接する、第４構造と、を有する、システム。
例９２：前記強誘電体材料は、ペロブスカイト、六方晶系強誘電体、又はインプロパー強誘電体のうちの１つである、例９１のシステム。
例９３：前記強誘電体材料は以下のうちの１つを含む：前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含み、前記六方晶系強誘電体は、ＹＭｎＯ３又はＬｕＦｅＯ３のうちの一方を含み、又は前記六方晶系強誘電体は、ｈ－ＲＭｎＯ３型のものであり、ここで、Ｒは、希土類元素、すなわち、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、ランタン（Ｌａ）、ルテチウム（Ｌｕ）、ネオジム（Ｎｄ）、プラセオジム（Ｐｒ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、スカンジウム（Ｓｃ）、テルビウム（Ｔｂ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、又はイットリウム（Ｙ）であり、
前記インプロパー強誘電体は、［ＰＴＯ／ＳＴＯ］ｎ又は［ＬＡＯ／ＳＴＯ］ｎのうちの一方を含み、‘ｎ’は１から１００の間である、例９２のシステム。
読者が技術開示の性質及び要旨を確認することを可能にする要約が提供される。要約は、請求項の範囲又は意味を限定するのに使用されないという理解の下で提出される。以下の請求項は、ここに詳細な説明に組み込まれ、各請求項が、それ自体が別個の実施形態として自立する。

Claims (16)

  1. ソース、ドレイン、及びゲートを持つトランジスタと、
    前記ゲートに結合されたワードラインと、
    第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットラインと、
    前記第１方向に延在するプレートラインと、
    前記トランジスタの前記ソース又は前記ドレインのうちの他方に１つ以上のビアを介して結合され且つ前記プレートラインに結合された容量構造であり、
    反転Ｕ字形状を持つペロブスカイト、
    前記反転Ｕ字形状の間隙領域内の第１の導電性酸化物であり、当該第１の導電性酸化物は前記ペロブスカイトの内側壁と接し、当該第１の導電性酸化物は前記間隙領域を完全に充填し、当該第１の導電性酸化物の一部が前記トランジスタの前記ソース又は前記ドレインのうちの前記他方に結合されている、第１の導電性酸化物、
    前記ペロブスカイトの上面及び外側壁と接した第２の導電性酸化物であり、当該第２の導電性酸化物の一部が前記プレートラインに結合されている、第２の導電性酸化物、
    前記第２の導電性酸化物の外側壁と接した絶縁材料であり、Ａｌの酸化物を含む絶縁材料、
    前記第１の導電性酸化物と前記ペロブスカイトの前記反転Ｕ字形状の底面とに接した第１の金属間化合物材料、及び
    前記第２の導電性酸化物の上面と接した第２の金属間化合物材料、
    を有する容量構造と、
    を有し、
    前記第１及び第２の金属間化合物材料は、前記ペロブスカイトの強誘電特性を維持するように構成されている、
    装置。
  2. 前記絶縁材料は更にＴｉを含む、請求項１に記載の装置。
  3. 前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方である、請求項１又は２に記載の装置。
  4. 前記ペロブスカイトは、Ｌａ又はランタニドでドープされている、請求項１乃至３のいずれか一項に記載の装置。
  5. 前記第１の金属間化合物材料は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含む導電材料である、請求項１乃至４のいずれか一項に記載の装置。
  6. 前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置し、又は前記容量構造は、形状が円筒形である、請求項１乃至５のいずれか一項に記載の装置。
  7. 前記第１の導電性酸化物又は前記第２の導電性酸化物は、Ｉｒ、Ｒｕ、Ｐｄ、Ｏｓ又はＲｅのうちの１つ以上の酸化物を含む、請求項１乃至６のいずれか一項に記載の装置。
  8. 前記ペロブスカイトは、ＬａＣｏＯ３、ＳｒＣｏＯ３、ＳｒＲｕＯ３、ＬａＭｎＯ３、ＳｒＭｎＯ３、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２ＣａＣｕ２Ｏ８、又はＬａＮｉＯ３のうちの１つを含む、請求項１に記載の装置。
  9. 前記ペロブスカイトは、Ｌａ、Ｓｒ、Ｃｏ、Ｒｕ、Ｍｎ、Ｙ、Ｎａ、Ｃｕ、又はＮｉのうちの１つを含む、請求項１に記載の装置。
  10. 前記ペロブスカイトは、前記ペロブスカイトを通るリークを制御するためにＳｃ又はＭｎでドープされている、請求項１に記載の装置。
  11. メモリビットセルを形成する方法であって、
    ソース、ドレイン、及びゲートを持つトランジスタを形成することと、
    前記ゲートに結合されたワードラインを形成することと、
    第１方向に延在するビットラインであり、前記トランジスタの前記ソース又は前記ドレインのうちの一方に結合されたビットライン、を形成することと、
    前記第１方向に延在するプレートラインを形成することと、
    前記トランジスタの前記ソース又は前記ドレインのうちの他方に１つ以上のビアを介して結合された容量構造を形成することであり、
    反転Ｕ字形状を持つペロブスカイトを形成すること、
    前記反転Ｕ字形状の間隙領域内の第１の導電性酸化物であり、当該第１の導電性酸化物は前記間隙領域を完全に充填し、当該第１の導電性酸化物の一部が前記トランジスタの前記ソース又は前記ドレインのうちの前記他方に結合される、第１の導電性酸化物、を形成すること、
    前記ペロブスカイトの上面及び外側壁と接した第２の導電性酸化物であり、当該第２の導電性酸化物の一部が前記プレートラインに結合される、第２の導電性酸化物、を形成すること、
    前記第２の導電性酸化物の外側壁と接した絶縁材料であり、Ａｌの酸化物を含む絶縁材料、を形成すること、
    前記第１の導電性酸化物と前記ペロブスカイトの前記反転Ｕ字形状の底面とに接した第１の金属間化合物材料、を形成すること、及び
    前記第２の導電性酸化物の上面と接した第２の金属間化合物材料を形成すること、
    を有する、容量構造を形成することと、
    を有し、
    前記第１及び第２の金属間化合物材料は、前記ペロブスカイトの強誘電特性を維持するように構成される、
    方法。
  12. 前記絶縁材料は更にＴｉを含み、
    前記トランジスタは、プレーナトランジスタ又は非プレーナトランジスタのうちの一方であり、
    前記ペロブスカイトは、Ｌａ又はランタニドでドープされており、
    前記第１の金属間化合物材料は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ又はＣｏのうちの１つ以上を含み、且つ
    前記トランジスタはダイのバックエンドに位置し、又は前記トランジスタはダイのフロントエンドに位置する、
    請求項１１に記載の方法。
  13. １つ以上の命令を実行するプロセッサ回路と、
    １つ以上の命令を格納するメモリと、
    前記プロセッサ回路が別のデバイスと通信することを可能にする通信インタフェースと、
    を有し、
    前記メモリは、請求項１乃至１０のいずれか一項に記載の装置を有する、
    システム。
  14. 反転Ｕ字形状を持つペロブスカイト材料であり、Ｍｎ又はＳｃドーパントを含むペロブスカイト材料と、
    前記反転Ｕ字形状の間隙領域内の第１の導電性酸化物であり、当該第１の導電性酸化物は前記ペロブスカイト材料の内側壁と接し、当該第１の導電性酸化物は前記間隙領域を完全に充填している、第１の導電性酸化物と、
    前記ペロブスカイト材料の上面及び外側壁と接した第２の導電性酸化物と、
    前記第２の導電性酸化物の外側壁と接した絶縁材料と、
    前記第１の導電性酸化物と前記ペロブスカイト材料の前記反転Ｕ字形状の底面とに接した第１の金属間化合物材料と、
    前記第２の導電性酸化物の上面と接した第２の金属間化合物材料と、
    を有し、
    前記第１及び第２の金属間化合物材料は、前記ペロブスカイト材料の強誘電特性を維持するように構成されている、
    容量構造体。
  15. 前記第１の導電性酸化物は、第１の材料の層と第２の材料の層とのスタックを有する構造の一部であり、前記第１の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、又はＷのうちの１つを含み、前記第２の材料は、Ｃｕ、Ｃｏ、Ｒｕ、Ｔａ、Ｗ、ＴａＮ、又はＷＮのうちの１つを含む、請求項１４に記載の容量構造体。
  16. 前記第１の金属間化合物材料又は前記第２の金属間化合物材料は、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｈｆ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｌ、Ｔａ、Ｗ、又はＣｏのうちの１つ以上を含む、請求項１４に記載の容量構造体。
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