KR20170083888A - 반도체 집적회로의 커패시터 및 그 제조 방법 - Google Patents

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홍성만
홍성웅
최판주
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Abstract

본 발명은 반도체 집적회로의 커패시터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 커패시터의 전극층과 유전체층 간의 접착력을 향상시킬 수 있도록 한 반도체 집적회로의 MIM(Metal-Insulator-Metal) 타입 커패시터 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 금속 전극층과 유전체층 사이, 특히 하부전극층과 유전체층 사이에 열팽창계수 차이를 완화시킬 수 있는 버퍼층을 더 형성하여, 하부전극층과 유전체층 상호 간의 계면에서 박리 현상이 발생되는 것을 방지할 수 있도록 한 새로운 구조의 반도체 집적회로용 커패시터 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 집적회로의 커패시터 및 그 제조 방법{Capacitor of semiconductor device and method for manufacturing the same}
본 발명은 반도체 집적회로의 커패시터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 커패시터의 전극층과 유전체층 간의 접착력을 향상시킬 수 있도록 한 반도체 집적회로의 MIM(Metal-Insulator-Metal) 타입 커패시터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 집적회로(예, 메모리 소자)는 신호 처리 방식에 따라 디지털 집적회로와, 아날로그 집적회로 등으로 구분되며, 각 집적회로들은 디지털과 아날로그 구분없이 모두 커패시터에 축적된 전하의 유무에 따라 정보의 기록이 이루어지는 것으로 알려져 있다.
상기 커패시터는 에너지를 저장하는 일종의 반도체 소자로서, 두 개의 전극층과, 각 전극층 사이에 배치되는 유전체층이 적층된 구조로 제작된다.
따라서,한쪽 전극층에 DC전압(예,양전압)을 걸어주면 대전된 한쪽 전극층에는 양전하가 축적되고, 반대쪽 전극층에는 음전하가 축적되되, 걸어준 전압과 평행을 이룰때까지 축적되어, 커패시터의 충전이 완료된 상태가 되고, 이때 전류는 차단된 상태가 된다.
반면,상기 커패시터의 방전은 충전과정의 역과정으로서 전압을 가하는 대신저항을 연결해주면 대전되었던 만큼의 전하가 방출되어 전류가 흐르는 상태가 되고, 또한 AC 전압에서는 위와 같은 충전과 방전의 과정이 반복이 되기 때문에 커패시터를 통해 전류가 항상 흐르는 상태가 된다.
이러한 역할을 하는 반도체 집적회로의 커패시터에 대한 종래 구조를 살펴보면 다음과 같다.
첨부한 도 1은 종래의 커패시터 구조를 나타낸다.
도 1에서 보듯이, 커패시터(20)는 웨이퍼(10 : 예, 실리콘, 또는 글래스)상에 형성되는 금속(예, 구리) 재질의 하부전극층(12)과, 이 하부전극층(12) 위에 형성되는 유전체층(14 : 예, 질화 실리콘(Silicon Nitride, SiN))과, 이 유전체층(14) 위에 형성되는 금속(예, 구리) 재질의 상부전극층(16)을 포함하여 구성되며, 이렇게 전체적으로 MIM(Metal-Insulator-Metal)형 구조를 가진다.
이러한 종래의 커패시터는 다음과 같은 공정을 거쳐 제조된다.
먼저, 웨이퍼(10) 위에 하부전극층 도금을 위한 제1시드레이어(11 : TiW, 티타늄-텅스텐막)를 스퍼터링 공법을 이용하여 코팅한다.
연이어, 상기 제1시드레이어(11) 위에 금속(예, 구리) 재질의 하부전극층(12)을 통상의 도금 공정을 이용하여 형성한다.
다음으로, 상기 하부전극층(12) 위에 유전체층(14)으로서, 질화 실리콘(Silicon Nitride, SiN)을 플라즈마 화학증착(PECVD, Plasma-enhanced chemical vapor deposition) 공법을 이용하여 코팅한다.
이어서, 상기 유전체층(14) 위에 상부전극층 도금을 위한 제2시드레이어(15 : TiW, 티타늄-텅스텐막)를 스퍼터링 공법을 이용하여 코팅한다.
연이어, 상기 제2시드레이어(15) 위에 금속(예, 구리) 재질의 상부전극층(16)을 통상의 도금 공정을 이용하여 형성한다.
위와 같은 공정을 차례로 진행함으로써, 상기 하부전극층(12)과 유전체층(14)과 상부전극층(16)이 차례로 적층된 종래의 MIM형 커패시터가 완성된다.
따라서, 상기 하부전극층(12)에 전압을 걸어주면 양전하가 축적되고, 반대쪽 상부전극층(16)에는 음전하가 축적되면서 커패시터의 충전이 이루어지고, 커패시터의 방전은 충전과정의 역과정으로서 전압 대신 저항을 걸어주면 전하가 방출되며 전류가 흐르는 상태가 된다.
그러나, 상기한 종래의 MIM 타입 커패시터는 다음과 같은 문제점이 있다.
상기 커패시터를 구성하는 전극층과 유전체층 간의 열팽창계수(CTE) 차이(mismatch)로 인하여, 전극층과 유전체층 간의 계면에서 박리(Delamination) 현상이 발생하는 문제점이 있다.
상기 커패시터의 제조 공정은 도금, 스퍼터링, 플라즈마 화학증착 등의 공정을 거치기 때문에 각 구성에 열적 영향을 미치게 되며, 상부 및 하부전극층(예, 구리)의 열팽창계수는 16 ~ 18 ppm/℃이고, 유전체층(예, SiN)의 열팽창계수는 2.1 ~ 3.1 ppm/℃이며, 제1 및 제2시드레이어(예, TiW)의 열팽창계수는 4.5 ~ 4.6 ppm/℃이다.
따라서, 도 1에서 보듯이 상부전극층(16)의 경우 제2시드레이어(15)를 사이에 두고 유전체층(14)과 접하고 있기 때문에 상부전극층(16)과 유전체층(14) 간의 계면 박리는 잘 발생되지 않으나, 하부전극층(12)의 경우 바로 유전체층(14)과 접하고 있기 때문에 서로 간의 열팽창계수 차이가 너무 커서 하부전극층(12)과 유전체층(14) 간의 계면에서 박리 현상이 발생되는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 금속 전극층과 유전체층 사이, 특히 하부전극층과 유전체층 사이에 열팽창계수 차이를 완화시킬 수 있는 버퍼층을 더 형성하여, 하부전극층과 유전체층 상호 간의 계면에서 박리 현상이 발생되는 것을 방지할 수 있도록 한 새로운 구조의 반도체 집적회로용 커패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 웨이퍼 위에 제1시드레이어를 사이에 두고 형성되는 하부전극층과, 이 하부전극층 위에 형성되는 유전체층과, 이 유전체층 위에 제2시드레이어를 사이에 두고 형성되는 상부전극층을 포함하는 반도체 집적회로의 커패시터에 있어서, 상기 하부전극층과 유전체층 사이에 하부전극층과 유전체층 간의 열팽창계수 차이를 완화시키기 위한 버퍼층을 더 형성하여서 된 것을 특징으로 하는 반도체 집적회로의 커패시터를 제공한다.
본 발명의 일 구현예에서, 상기 버퍼층은 TiW, Ti, Cr 중 선택된 어느 하나의 재질로 채택된 것임을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 위에 하부전극층 도금을 위한 제1시드레이어를 코팅하는 단계; 상기 제1시드레이어 위에 금속 재질의 하부전극층을 도금하는 단계; 상기 하부전극층 위에 하부전극층과 유전체층 간의 열팽창계수 차이를 완화시키기 위한 버퍼층을 코팅하는 단계; 상기 버퍼층 위에 유전체층을 코팅하는 단계; 상기 유전체층 위에 상부전극층 도금을 위한 제2시드레이어를 코팅하는 단계; 및 상기 제2시드레이어 위에 금속 재질의 상부전극층을 도금하는 단계; 를 순차적으로 진행하여 이루어지는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 버퍼층은 TiW, Ti, Cr 중 선택된 어느 하나의 재질로 채택되어, 스퍼터링 공법에 의하여 하부전극층 위에 코팅되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면 커패시터의 금속 전극층과 유전체층 사이, 특히 하부전극층과 유전체층 사이에 열팽창계수 차이를 완화시킬 수 있는 버퍼층을 형성함으로써, 하부전극층과 유전체층 상호 간의 열팽창계수 차이를 줄여서 그 계면에서의 박리 현상을 용이하게 방지할 수 있다.
도 1은 종래의 반도체 집적회로의 커패시터 구조를 나타낸 단면도,
도 2는 본 발명에 따른 반도체 집적회로의 커패시터 구조를 나타낸 단면도,
도 3은 종래의 커패시터와 본 발명의 커패시터를 비교 도시한 실제 전자현미경 이미지.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 2는 본 발명에 따른 반도체 집적회로의 커패시터 구조를 나타낸 단면도이다.
도 2에서 보듯이, 본 발명에 따른 커패시터(20)는 웨이퍼(10 : 예, 실리콘, 또는 글래스)상에 형성되는 금속(예, 구리) 재질의 하부전극층(12)과, 이 하부전극층(12) 위에 형성되는 유전체층(14 : 예, 질화 실리콘(Silicon Nitride, SiN))과, 이 유전체층(14) 위에 형성되는 금속(예, 구리) 재질의 상부전극층(16)을 포함하는 MIM(Metal-Insulator-Metal)형 구조를 가지고, 각 금속 전극층(12,16)과 유전체층(14) 사이, 특히 하부전극층(16)과 유전체층(14) 사이에 열팽창계수 차이를 완화시킬 수 있는 버퍼층(18)이 형성된 점에 특징이 있다.
이러한 본 발명의 커패시터는 다음과 같은 공정을 거쳐 제조된다.
먼저, 웨이퍼(10) 위에 하부전극층 도금을 위한 제1시드레이어(11 : TiW, 티타늄-텅스텐막)를 스퍼터링 공법을 이용하여 코팅한다.
연이어, 상기 제1시드레이어(11) 위에 금속(예, 구리) 재질의 하부전극층(12)을 통상의 도금 공정을 이용하여 형성한다.
이어서, 상기 하부전극층(12)의 표면에 하부전극층(12)과 유전체층(14) 간의 열팽창계수 차이를 줄여줄 수 있는 버퍼층(18, buffer layer)을 스퍼터링 공법을 이용하여 코팅한다.
상기 버퍼층(18)은 커패시터 공정중에 사용되는 제1 및 제2시드레이어 재질(TiW)와 동일한 TiW 재질로 사용하는 것이 바람직하고, 그 밖에 TiW 재질에 국한되지 않고, 열팽창계수 및 전기적 특성을 고려하여 Ti, Cr 등의 재질을 사용할 수 있다.
이에, 상기 버퍼층(18)은 TiW, Ti, Cr 중 선택된 어느 하나의 재질로 채택되어, 스퍼터링 공법에 의하여 하부전극층(12) 위에 코팅된다.
다음으로, 상기 하부전극층(12) 위에 유전체층(14)으로서, 질화 실리콘(Silicon Nitride, SiN)을 플라즈마 화학증착(PECVD, Plasma-enhanced chemical vapor deposition) 공법을 이용하여 코팅한다.
이어서, 상기 유전체층(14) 위에 상부전극층 도금을 위한 제2시드레이어(15 : TiW, 티타늄-텅스텐막)를 스퍼터링 공법을 이용하여 코팅한다.
연이어, 상기 제2시드레이어(15) 위에 금속(예, 구리) 재질의 상부전극층(16)을 통상의 도금 공정을 이용하여 형성한다.
위와 같은 공정을 차례로 진행함으로써, 상기 하부전극층(12)과 유전체층(14)과 상부전극층(16)이 차례로 적층된 종래의 MIM형 커패시터가 완성되고, 하부전극층(12)과 유전체층(14) 사이에 버퍼층(18)이 존재하는 동시에 유전체층(14)과 상부전극층(16) 사이에 버퍼층과 동재질의 제2시드레이어(15)가 존재함으로써, 각 전극층(12,16)과 유전체층(14) 간의 열팽창계수, 특히 하부전극층(12)과 유전체층(14) 상호 간의 열팽창계수 차이를 줄여서 그 계면에서의 박리 현상을 용이하게 방지할 수 있다.
상기 하부 및 상부전극층(12,16)의 열팽창계수는 16 ~ 18 ppm/℃, 유전체층(예, SiN)의 열팽창계수는 2.1 ~ 3.1 ppm/℃, 제1 및 제2시드레이어(예, TiW)의 열팽창계수는 4.5 ~ 4.6 ppm/℃, 버퍼층(예, TiW)의 열팽창계수도 4.5 ~ 4.6 ppm/℃이다.
따라서, 기존에는 하부전극층(12)의 경우 바로 유전체층(14)과 접하고 있기 때문에 서로 간의 열팽창계수 차이가 너무 커서 하부전극층(12)과 유전체층(14) 간의 계면에서 박리 현상이 발생되는 문제점이 있었으나, 본 발명의 경우 하부전극층(12)과 유전체층(14) 사이에 존재하는 버퍼층(18)이 하부전극층(12)과 유전제층(14) 간의 열팽창계수 차이를 완화시키는 역할을 하게 되므로, 하부전극층(12)과 유전체층(14) 간의 계면 박리 현상을 용이하게 방지할 수 있다.
본 발명의 시험예로서, 위와 같이 버퍼층을 갖는 본 발명의 커패시터와 기존의 커패시터에 대한 단면을 전자 현미경으로 관찰하였는 바, 그 결과는 첨부한 도 3에서 보는 바와 같다.
도 3에서 보듯이, 기존의 커패시터는 하부전극층(12)과 유전체층(14) 간의 계면에서 박리 현상이 발생되는 것을 관찰할 수 있었고, 본 발명의 경우 하부전극층(12)과 유전체층(14) 사이에 존재하는 버퍼층(18)으로 인하여 하부전극층(12)과 유전체층(14) 간의 계면이 박리없이 견고하게 결합된 상태를 관찰할 수 있었다.
10 : 웨이퍼
11 : 제1시드레이어
12 : 하부전극층
14 : 유전체층
15 : 제2시드레이어
16 : 상부전극층
18 : 버퍼층

Claims (5)

  1. 웨이퍼 위에 제1시드레이어를 사이에 두고 형성되는 하부전극층과, 이 하부전극층 위에 형성되는 유전체층과, 이 유전체층 위에 제2시드레이어를 사이에 두고 형성되는 상부전극층을 포함하는 반도체 집적회로의 커패시터에 있어서,
    상기 하부전극층과 유전체층 사이에 하부전극층과 유전체층 간의 열팽창계수 차이를 완화시키기 위한 버퍼층을 더 형성하여서 된 것을 특징으로 하는 반도체 집적회로의 커패시터.
  2. 청구항 1에 있어서,
    상기 버퍼층은 TiW, Ti, Cr 중 선택된 어느 하나의 재질로 채택된 것임을 특징으로 하는 반도체 집적회로의 커패시터.
  3. 웨이퍼 위에 하부전극층 도금을 위한 제1시드레이어를 코팅하는 단계;
    상기 제1시드레이어 위에 금속 재질의 하부전극층을 도금하는 단계;
    상기 하부전극층 위에 하부전극층과 유전체층 간의 열팽창계수 차이를 완화시키기 위한 버퍼층을 코팅하는 단계;
    상기 버퍼층 위에 유전체층을 코팅하는 단계;
    상기 유전체층 위에 상부전극층 도금을 위한 제2시드레이어를 코팅하는 단계; 및
    상기 제2시드레이어 위에 금속 재질의 상부전극층을 도금하는 단계;
    를 순차적으로 진행하여 이루어지는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조 방법.
  4. 청구항 3에 있어서,
    상기 버퍼층은 TiW, Ti, Cr 중 선택된 어느 하나의 재질로 채택되는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조 방법.
  5. 청구항 3에 있어서,
    상기 버퍼층은 스퍼터링 공법에 의하여 하부전극층 위에 코팅되는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조 방법.
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