CN105118771A - 一种高品质因数电容制造方法 - Google Patents

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罗乐
徐高卫
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Abstract

本发明涉及一种高品质因数电容制造方法，该制造方法至少包括以下步骤：提供一硅基板，在所述硅基板正反两面沉积掩膜层后在该硅基板反面的掩膜层上形成腐蚀窗口；沿所述腐蚀窗口形成位于该硅基板内的深坑结构；使得该深坑结构底部剩余一层薄硅基板；在所述硅基板正面的掩膜层上形成下电极；在所述下电极上沉积介质层并图形化以暴露部分下电极；E.在所述介质层上形成上电极并图形化后暴露部分介质层和下电极；去除所述深坑结构底部剩余的薄硅基板。本发明用简单的工艺实现了新颖的结构以得到Q值的成倍提高。本发明采用干湿混合法腐蚀工艺掏空MIM电容以下的硅衬底，从而抑制硅基板损耗，提高电容Q值。

Description

一种高品质因数电容制造方法
技术领域
本发明涉及一种无源器件的圆片级集成，特别是涉及一种高品质因数电容制造方法。
背景技术
随着无线通信的发展，射频微波电路在无线个人通讯，无线局域网(WLAN)，卫星通信，汽车电子中得到了广泛应用。越来越多的功能正持续不断的被集成到各种手持设备中，同时设备的尺寸也在不停的缩小。小型化，低成本，低耗能，高性能的需求正在持续增加。
电容在电路中起着去耦、滤波、谐振、阻抗匹配等作用。常见的电容有集成电容和分离电容两大类。分离电容可制作较大的电容量，但是其体积大，寄生电感及电阻较大。集成电容由于其占用面积小、寄生参量小、节约封装成本等优点正在被越来越多的使用。
由于传统的封装成本较高，无法满足充分体现嵌入式无源器件的优越性。圆片级芯片尺寸封装(WLCSP)以其低成本，小尺寸在电子产品中得到了广泛应用，Amkor(UltraCSPTM)、Fraunhofer、Fujitsu(SuperCSPTM)、FormFactor(WowTM,MOSTTM)等多家公司和研究机构都有自己的圆片级封装技术。在圆片级封装中埋置无源器件能够很好的满足小型化，低成本，低功耗等要求。电容的一项重要指标是品质因数，品质因数越高，电容元件的效率就越高。品质因数的提高受到了衬底的寄生效应的限制。
有必要提供一种新的制备方法形成高Q电容。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高品质因数电容制造方法，用简单的工艺得到品质因数的提高。
为实现上述目的及其他相关目的，本发明提供一种高品质因数电容制造方法，该制造方法至少包括以下步骤：
A.提供一硅基板，在所述硅基板正反两面沉积掩膜层后在该硅基板反面的掩膜层上形成腐蚀窗口；
B.沿所述腐蚀窗口形成位于该硅基板内的深坑结构；使得该深坑结构底部剩余一层薄硅基板；
C.在所述硅基板正面的掩膜层上形成下电极；
D.在所述下电极上沉积介质层并图形化以暴露部分下电极；
E.在所述介质层上形成上电极并图形化后暴露部分介质层和下电极；
F.去除所述深坑结构底部剩余的薄硅基板。
本发明提出了用干湿混合法腐蚀方案制作带有镂空硅衬底的高Q值电容的方法。采取的技术方案是：首先在双面抛光的硅基板的一面上用KOH或TMAH等碱性溶液腐蚀出略大于电容的深坑；通过光刻溅射、沉积工艺完成金属层及介质层的制作；在完成最后一层金属布线后，采用深反应离子(DRIE)或XeF2各向同性刻蚀气体将深坑底部剩余的硅刻蚀掉。
本发明工艺步骤简单，与其他工艺兼容，且大幅提高了产品性能，在集成无源器件领域有很大潜力。适应产品的小型化，低成本化发展需求。
附图说明
图1是镂空电容的平面结构示意图。
图2到图7是完成镂空电容各部分的流程示意图。
其中，图2是在基板双面形成一层掩膜层，并对背面进行图形化示意图。
图3是在基板背面腐蚀出深坑结构示意图。
图4是形成第一层金属图案示意图。
图5是介质层的沉积及图形化示意图。
图6是形成第二层金属图形示意图。
图7是刻蚀掉深坑底部的剩余薄层硅示意图。
元件标号说明
硅基板100
掩模层101
下电极102
介质层103
上电极104
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图7。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图所示，本发明提供一种掏空衬底的平面MIM电容结构制造方法，其特点主要是以下几点：
A.电容结构包括带有镂空结构的硅衬底。
B.硅基上的镂空结构由以下方法制成：在双面抛光的硅基板的一面(反面)上用KOH或TMAH等碱性溶液腐蚀出水平面上的投影面积略大于金属线圈(即第一、第二层金属图形)的投影面积的深坑结构，使得该深坑结构底部剩余一层薄硅基板；该深坑深度为硅基板厚度减去30～100um，优选60um；
C.基板上MIM电容的制造步骤：a.溅射一层金属，光刻出第一层金属图形，并以光刻胶作掩膜，通过离子束刻蚀(IonBeam)工艺图形化形成电容下电极，然后去除光刻胶；b.沉积一层介质层，并对其图形化；c.重复步骤a形成上电极。
D.用KOH或TMAH等碱性溶液将深坑结构底部剩余的30～100um硅腐蚀掉。
本发明中，基板为普通硅，其成本比较低。在完成最后一层金属(上电极)布线后，采用深反应离子(DRIE)或XeF2各向同性刻蚀气体将深坑底部剩余的硅刻蚀掉。
本发明中溅射金属选用TiW/Cu、Ti/Cu或铝，优选为TiW/Cu。溅射的金属层厚度为0.1～1um，优选为0.5um。
本发明中，介质层材料可以采用PECVD沉积SiN、SiO2等材料，厚度为0.1～0.3um，优选为0.2um。
具体的制备方法请参阅附图所示。在图1中，实现了硅基板镂空结构100及其上面制造的MIM电容结构。其上的MIM电容由两层金属102、104以及介质层103组成。由于正对线圈其下的硅基板已经被掏空，很好的抑制了硅基板上的涡旋电流，从而减小了电容损耗，提高了电容的Q值。
在图2到图7中，介绍带镂空结构的MIM电容的工艺流程。
首先，提供一厚度为420um的<100>晶向硅基板100，先进行表面预处理，接着沉积氧化硅101作为掩模层，如图2所示。具体工艺步骤如下：
a)对硅基板100的正反两面进行氧化形成2um的氧化硅掩模层101；
b)通过光刻显影干法刻蚀在硅基板100的反面的氧化硅掩膜层上形成腐蚀窗口。
接着形成深坑结构，具体工艺步骤如下：将硅基板放入KOH各向异性腐蚀溶液中，腐蚀出深度约为360um的深坑；如图3所示。
接着形成第一层金属图形，如图4所示。具体工艺步骤如下：
a)溅射TiW/Cu金属层(50nm/350nm)，光刻显影出第一层金属图形，并以光刻胶作掩膜，通过离子束刻蚀(IonBeam)工艺图形化形成电容下电极102。
b)去光刻胶。本实施例中，溅射金属选用TiW/Cu、Ti/Cu或铝，优选为TiW/Cu。溅射的金属层厚度为0.1～1um，优选为0.5um。
接着旋涂介质层103，然后图形化，如图5所示。具体工艺步骤如下：
a)采用PECVD沉积200nm的高质量SiN介质层；本实施例中，介质层材料可以采用PECVD沉积SiN、SiO2等材料，厚度为0.1～0.3um，优选为0.2um。
b)光刻显影，并用离子束刻蚀，随后去除光刻胶。
接着形成第二层金属图形，如图6所示。具体工艺步骤如下：
a)溅射TiW/Cu金属层(50nm/500nm)，光刻显影出第一层金属图形，并以光刻胶作掩膜，通过离子束刻蚀(IonBeam)工艺图形化形成电容上电极104。本实施例中，溅射金属选用TiW/Cu、Ti/Cu或铝，优选为TiW/Cu。溅射的金属层厚度为0.1～1um，优选为0.5um。
b)去光刻胶。
最后，镂空结构释放，如图7所示。
采用深反应离子(DRIE)或XeF2各向同性刻蚀气体将深坑底部剩余的一层薄硅基板刻蚀掉。
本发明提到的方法适用于普通低阻硅作为衬底，并使用干湿混合法腐蚀工艺，成本低廉。并且其电容Q值比传统集成电容提高了数倍，在高频部分尤为明显。本发明采用干湿混合法腐蚀工艺掏空MIM电容以下的硅衬底，从而抑制硅基板损耗，提高电容Q值。
综上所述，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种高品质因数电容制造方法，其特征包括：该制造方法至少包括以下步骤：
A.提供一硅基板，在所述硅基板正反两面沉积掩膜层后在该硅基板反面的掩膜层上形成腐蚀窗口；
B.沿所述腐蚀窗口形成位于该硅基板内的深坑结构；使得该深坑结构底部剩余一层薄硅基板；
C.在所述硅基板正面的掩膜层上形成下电极；
D.在所述下电极上沉积介质层并图形化以暴露部分下电极；
E.在所述介质层上形成上电极并图形化后暴露部分介质层和下电极；
F.去除所述深坑结构底部剩余的薄硅基板，释放电容结构。
2.根据权利要求1所述的高品质因数电容制造方法，其特征在于；所述步骤A中具体包括以下步骤：a).选择<100>晶向硅基板先进行表面预处理；
b).对该硅基板的正反两面进行氧化形成氧化硅掩模层；
c).通过光刻显影干法刻蚀在硅基板的反面形成腐蚀窗口。
3.根据权利要求1所述的高品质因数电容制造方法，其特征在于；所述步骤B是采用KOH或TMAH碱性溶液腐蚀出水平面上的投影面积略大于上电极或/和下电极在水平面上的投影面积的深坑结构，该深坑结构的深度为硅基板厚度减去30～100um。
4.根据权利要求1所述的高品质因数电容制造方法，其特征在于；所述步骤C具体包括以下步骤:a)溅射一层金属，光刻出第一层金属图形，形成第一金属层；
b)以光刻胶作掩膜，通过离子束刻蚀工艺图形化形成电容下电极，然后去除光刻胶。
5.根据权利要求1所述的高密度电感制造方法，其特征在于；所述步骤D具体包括以下步骤：采用PECVD沉积SiN或SiO2材料，形成厚度为0.1～0.3um的介质层。
6.根据权利要求4所述的高品质因数电容制造方法，其特征在于；所述步骤a)中溅射的金属层材料选用TiW/Cu、Ti/Cu或铝。
7.根据权利要求1所述的高品质因数电容制造方法，其特征在于；所述步骤F具体包括以下步骤：采用深反应离子或XeF2各向同性刻蚀气体将深坑结构底部剩余的一层薄硅基板刻蚀掉。
8.根据权利要求4或6所述的高品质因数电容制造方法，其特征在于；所述金属层厚度为0.1～1um，优选为0.5um。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895507A (zh) * 2016-05-09 2016-08-24 中国科学院上海微系统与信息技术研究所 基于绝缘体上硅衬底的射频电容元件及其制备方法
CN108461629A (zh) * 2018-03-02 2018-08-28 福建省福芯电子科技有限公司 硅基射频电容及其制备方法
CN109860147A (zh) * 2019-02-22 2019-06-07 福建省福联集成电路有限公司 一种叠状电容制作方法及半导体器件
CN110071096A (zh) * 2019-03-13 2019-07-30 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容及制作方法
TWI695515B (zh) * 2016-01-11 2020-06-01 美商艾馬克科技公司 半導體積體電路的電容器以及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036569A1 (en) * 2002-08-20 2004-02-26 Asia Pacific Microsystems, Inc. Three-dimensional intergrated inductor, its module and fabrication method of the same
CN101997506A (zh) * 2009-08-07 2011-03-30 索尼公司 高频装置
US20120267532A1 (en) * 2010-01-21 2012-10-25 Cambridge Cmos Sensors Limited Ir emitter and ndir sensor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036569A1 (en) * 2002-08-20 2004-02-26 Asia Pacific Microsystems, Inc. Three-dimensional intergrated inductor, its module and fabrication method of the same
CN101997506A (zh) * 2009-08-07 2011-03-30 索尼公司 高频装置
US20120267532A1 (en) * 2010-01-21 2012-10-25 Cambridge Cmos Sensors Limited Ir emitter and ndir sensor

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
TAO ZHENG, ET AL.: "《Design and Fabrication of Suspended high Q MIM Capacitors by Wafer Level Packaging Technology》", 《2015 16TH INTERNATIONAL CONFERENCE ON ELECTRONIC PACKAGING TECHNOLOGY》 *
TAO ZHENG,ET AL.: "《Design and fabrication of wafer level suspended high Q MIM capacitors for RF integrated passive devices》", 《MICROSYST TECHNOL》 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI695515B (zh) * 2016-01-11 2020-06-01 美商艾馬克科技公司 半導體積體電路的電容器以及其製造方法
TWI744902B (zh) * 2016-01-11 2021-11-01 美商艾馬克科技公司 半導體積體電路的電容器以及其製造方法
CN105895507A (zh) * 2016-05-09 2016-08-24 中国科学院上海微系统与信息技术研究所 基于绝缘体上硅衬底的射频电容元件及其制备方法
CN105895507B (zh) * 2016-05-09 2018-12-14 中国科学院上海微系统与信息技术研究所 基于绝缘体上硅衬底的射频电容元件及其制备方法
CN108461629A (zh) * 2018-03-02 2018-08-28 福建省福芯电子科技有限公司 硅基射频电容及其制备方法
CN109860147A (zh) * 2019-02-22 2019-06-07 福建省福联集成电路有限公司 一种叠状电容制作方法及半导体器件
CN110071096A (zh) * 2019-03-13 2019-07-30 福建省福联集成电路有限公司 一种提高容值和耐压的叠状电容及制作方法

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