CN110071096A - 一种提高容值和耐压的叠状电容及制作方法 - Google Patents

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Abstract

本发明公开一种提高容值和耐压的叠状电容及制作方法，其中方法包括如下步骤：在半导体器件的绝缘区域制作第一层金属；在第一层金属上制作第一层介电层，在第一层介电层上位于第一层金属上表面的一侧开第一通孔；在第一层介电层上制作第二层金属，第二层金属分割为大小两部分，第二层金属小的部分通过第一通孔与第一层金属连接；沉积氮化物层；在第二层金属上制作第二层介电层，在第二层介电层开第二通孔和第三通孔，所述第二通孔在第一通孔上方，第三通孔在第一层金属上方相对于第一通孔的一侧。本发明可以实现电容的耐压增加以及增加电容的容值。

Description

一种提高容值和耐压的叠状电容及制作方法
技术领域
本发明涉及半导体器件制作领域，尤其涉及一种提高容值和耐压的叠状电容及制作方法。
背景技术
目前GaAs pHEMT(砷化镓赝调制掺杂异质结场效应晶体管)集成电路生产工艺中，集成平行板电容是由第一层金属板(CM1)和第二层金属板(CM2)与二者之间的介电材料(CN1)所形成，其结构形式为：CM1/CN1/CM2。要增大其电容量，则采用金属线将多个电容并联的方式。
上述中集成的电容容量由介电材料、电容尺寸以及平行板之间的距离决定，其公式：C＝εA/d。其中C＝电容容值、ε＝介电层(电介质层)的介电常数、A＝电容面积、d＝电容的电极平行板电极的间距。所以增加电容容值(在不改变介电材料的情况下)的方法有：1.增加电容的数量，这样会浪费芯片的有效区域，在同等面积下，制成的电容个数太有限。2.降低电容电极平行板之间的距离，这样会导致电容耐压降低，寿命缩短。
发明内容
为此，需要提供一种提高容值和耐压的叠状电容及制作方法，解决电容容量增加导致器件面积增大或者耐压降低的问题。
为实现上述目的，发明人提供了一种提高容值和耐压的叠状电容制作方法，包括如下步骤：在半导体器件的绝缘区域制作第一层金属；
在第一层金属上制作第一层介电层，在第一层介电层上位于第一层金属上表面的一侧开第一通孔；
在第一层介电层上制作第二层金属，第二层金属分割为大小两部分，第二层金属小的部分通过第一通孔与第一层金属连接；
沉积氮化物层；
在第二层金属上制作第二层介电层，在第二层介电层开第二通孔和第三通孔，所述第二通孔在第一通孔上方，第三通孔在第一层金属上方相对于第一通孔的一侧；
在第一层介电层上制作第三层金属，第三层金属分割为大小两部分，第三层金属大的部分通过第二通孔与第二层金属小的部分连接，第三层金属小的部分通过第三通孔与第二层金属大的部分连接。
进一步地，制作第一层金属、第二层金属或者第三层金属包括步骤：
通过物理气相沉积的方式蒸镀制作第一层金属、第二层金属或者第三层金属。
进一步地，制作第一层介电层或者第二层介电层包括步骤：
通过化学气相沉积的方式制作第一层介电层或者第二层介电层。
进一步地，所述氮化物为氮化硅。
进一步地，所述第三层金属大的部分在靠近第二通孔处设置有分割的开口。
进一步地，所述半导体器件为砷化镓晶体管。
本发明提供一种叠状电容，所述叠状电容根据上述的方法制得。
区别于现有技术，上述技术方案具有如下有益效果：1.通过电容的堆叠，堆叠电容的三端电极金属周围有密度较高的介电材料保护，使得电容的耐压增加。2.可以在节省芯片有效面积的情况下，使得电容并联，增加电容的容值。
附图说明
图1为具体实施方式所述制作了第一层金属的结构示意图；
图2为具体实施方式所述制作了第一层介电层的结构示意图；
图3为具体实施方式所述制作了第二层金属的结构示意图；
图4为具体实施方式所述制作了氮化物保护层的结构示意图；
图5为具体实施方式所述制作了第一层介电层的结构示意图；
图6为具体实施方式所述制作了第三层金属的结构示意图。
附图标记说明：
Isolation、半导体器件的绝缘区域；
CM1、第一层金属；
CN1、第一层介电层；
CM2、第二层金属；
PG、氮化物保护层；
CN2、第二介电层；
CM3、第三层金属；
1、第一通孔；
2、第二通孔；
3、第三通孔；
4、开口。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1到图6，本实施例提供一种提高容值和耐压的叠状电容制作方法，包括如下步骤：在半导体器件的绝缘区域Isolation制作第一层金属CM1；图1中的金属CM1为侧面视图，金属CM1的俯视图可以是方形的平面。而后在第一层金属上制作第一层介电层CN1，在第一层介电层上位于第一层金属上表面的一侧开第一通孔1；如图2所示。其中，第一层介电层可以延伸到第一层金属两侧的绝缘区域上，这样可以提高器件耐压能力。然后在第一层介电层上制作第二层金属CM2，第二层金属分割为大小两部分，第二层金属小的部分通过第一通孔与第一层金属连接，如图3所示。这样第二层金属大的部分就与第一层金属分别形成一个电容的两个极板，也就形成了第一电容。通过第一通孔，第二层金属小的部分与第一层金属导通，可以实现导线连接。
而后沉积氮化物层PG；如图4所示，PG层会置于第二层金属左右两侧和第二层金属大小两部分之间，这样可以提高电容的耐压能力。继续在第二层金属上制作第二层介电层CN2，第二层介电层可以延伸到第一层金属两侧的绝缘区域上，这样可以提高器件耐压能力。在第二层介电层开第二通孔2和第三通孔3，所述第二通孔在第一通孔上方，第三通孔在第一层金属上方相对于第一通孔的一侧；如图5所示。最后，如图6所示，在第一层介电层上制作第三层金属CM3，第三层金属分割为大小两部分，第三层金属大的部分通过第二通孔与第二层金属小的部分连接，第三层金属小的部分通过第三通孔与第二层金属大的部分连接。这样第三层金属大的部分与第二层金属大的部分可以作为另一个电容的两个极板，即在金属CM3和金属CM2之间形成了第二个电容。由于第一通孔和第二通孔，则第三层金属大的部分与第一层金属导通，以及第二层金属分别是第一个电容和第二个电容的一个极板，则实现了第一个电容和第二个电容的并联，这样就提高了电容容值。而占用的面积仅仅是一个电容的面积，这样实现了半导体器件的面积利用率。通过氮化物层，也提高了电容的耐压能力。
为了实现金属层的制作，可以采用蒸镀，则制作第一层金属、第二层金属或者第三层金属包括步骤：通过物理气相沉积的方式蒸镀制作第一层金属、第二层金属或者第三层金属。在某些实施例，还可以采用溅镀等方式。
介电层的制作可以通过化学气相沉积的方式，则制作第一层介电层或者第二层介电层包括步骤：通过化学气相沉积的方式制作第一层介电层或者第二层介电层。
上述实施例中，氮化物有绝缘性，可以起到耐压作用，可以为氮化硅。
在某些实施例中，如图6所示，所述第三层金属大的部分在靠近第二通孔处设置有分割的开口4。这样可以实现每一层金属是独立的，通过不同的连接，可以实现电容的串联或者并联，提高电容的可能的应用情况。
本申请并不限定半导体器件的结构，在某些实施例中，所述半导体器件为砷化镓晶体管。砷化镓晶体管较多应用于高频领域，对电容的需求较多。
本发明提供一种叠状电容，所述叠状电容根据上述的方法制得。这样在一个电容的面积上可以实现多个电容的并联，增加了容值。利用氮化物层，在电容的金属板两端加上保护环，提高电容的耐压特性，使之电特性稳定，寿命增加也提高了耐压能力。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (7)

1.一种提高容值和耐压的叠状电容制作方法，其特征在于，包括如下步骤：
在半导体器件的绝缘区域制作第一层金属；
在第一层金属上制作第一层介电层，在第一层介电层上位于第一层金属上表面的一侧开第一通孔；
在第一层介电层上制作第二层金属，第二层金属分割为大小两部分，第二层金属小的部分通过第一通孔与第一层金属连接；
沉积氮化物层；
在第二层金属上制作第二层介电层，在第二层介电层开第二通孔和第三通孔，所述第二通孔在第一通孔上方，第三通孔在第一层金属上方相对于第一通孔的一侧；
在第一层介电层上制作第三层金属，第三层金属分割为大小两部分，第三层金属大的部分通过第二通孔与第二层金属小的部分连接，第三层金属小的部分通过第三通孔与第二层金属大的部分连接。
2.根据权利要求1所述的一种提高容值和耐压的叠状电容制作方法，其特征在于，制作第一层金属、第二层金属或者第三层金属包括步骤：
通过物理气相沉积的方式蒸镀制作第一层金属、第二层金属或者第三层金属。
3.根据权利要求1所述的一种提高容值和耐压的叠状电容制作方法，其特征在于：制作第一层介电层或者第二层介电层包括步骤：
通过化学气相沉积的方式制作第一层介电层或者第二层介电层。
4.根据权利要求1所述的一种提高容值和耐压的叠状电容制作方法，其特征在于：所述氮化物为氮化硅。
5.根据权利要求1所述的一种提高容值和耐压的叠状电容制作方法，其特征在于：所述第三层金属大的部分在靠近第二通孔处设置有分割的开口。
6.根据权利要求1到5任意一项所述的一种提高容值和耐压的叠状电容制作方法，其特征在于：所述半导体器件为砷化镓晶体管。
7.一种叠状电容，其特征在于：所述叠状电容根据权利要求1到6任意一项所述方法制得。
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