CN117476595A - 电容器件及其形成方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 66
- 210000000746 body region Anatomy 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 230000009286 beneficial effect Effects 0.000 description 17
- 230000009467 reduction Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
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- Physics & Mathematics (AREA)
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Abstract
一种电容器件及其形成方法,其中结构包括:各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层和若干第二电极层,所述若干第一电极层和所述若干第二电极层均分别平行于第一方向且沿第二方向排布,各第一电极层位于相邻的第二电极层之间,各所述第二金属层包括若干第三电极层和若干第四电极层,所述若干第三电极层和所述若干第四电极层均分别行于第二方向且沿第一方向排布,且各第三电极层位于相邻的第四电极层之间,若干第一导电插塞使所述若干第一电极层和所述若干第三电极层电连接,若干第二导电插塞使所述若干第二电极层和所述若干第四电极层电连接,有利于提高电容器件的品质因数,提高电容器件的性能。
Description
技术领域
本发明涉及半导体制造领域,尤其是涉及一种电容器件及其形成方法。
背景技术
在半导体集成电路中,与晶体管电路制作在同一芯片上的集成电容被广泛地应用。其形式主要有金属-绝缘体-金属(metal-insulator-metal,MIM)电容和金属-氧化物-金属(metal-oxide-metal,MOM)电容两种。其中,MIM电容使用上下层金属作为电容极板,制作MIM电容一般需要新增光刻层次,同时电容介质层击穿电压与电容大小是无法调和的矛盾量,而且平板电容一般都需要较大的面积,不利于器件的集成。而MOM电容采用指状结构和叠层相结合的方法可以在相对较小的面积上制作容量更大的电容。此外,在制作MOM电容时,无需额外的光刻胶层和掩模,从而制作工艺相对于MIM电容也更简单,成本更低。
然而,随着器件尺寸的不断缩小,MOM电容受金属线间距离的限制,使得电容无法密度无法做大,且稳定度较差。因此,现有的MOM电容技术有待进一步提高。
发明内容
本发明解决的技术问题是提供一种电容器件及其形成方法,以改善半导体结构性能。
为解决上述技术问题,本发明的技术方案提供一种电容器件,包括:衬底,所述衬底包括主体区和位于所述主体区四周且与所述主体区相邻的连接区;位于所述主体区和所述连接区上层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层和若干第二电极层,所述若干第一电极层和所述若干第二电极层均分别平行于第一方向且沿第二方向排布,所述若干第一电极层和所述若干第二电极层呈叉指排布,各第一电极层位于相邻的第二电极层之间,各所述第二金属层包括若干第三电极层和若干第四电极层,所述若干第三电极层和所述若干第四电极层均分别行于第二方向且沿第一方向排布,所述若干第三电极层和所述若干第四电极层呈叉指排布,各第三电极层位于相邻的第四电极层之间;位于所述连接区上的第一电极层上具有若干第一导电插塞,所述若干第一导电插塞使所述若干第一电极层和所述若干第三电极层电连接;位于所述连接区上的第二电极层上具有若干第二导电插塞,所述若干第二导电插塞使所述若干第二电极层和所述若干第四电极层电连接。
可选的,所述第一电极层和相邻层的所述第三电极层在所述连接区上具有相互重叠的第一投影区;所述第二电极层和相邻层的所述第四电极层在所述连接区上具有相互重叠的第二投影区。
可选的,包括:所述若干第一导电插塞位于所述第一投影区上,且所述若干第三电极层位于所述若干第一导电插塞上;所述若干第二导电插塞位于所述第二投影区上,且所述若干第四电极层位于所述若干第二导电插塞上。
可选的,还包括:第一引出端,所述第一引出端与所述若干第一电极层以及所述若干第三电极层相互电连接;第二引出端,所述第二引出端与所述若干第二电极层以及所述若干第四电极层相互电连接。
可选的,所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。
可选的,在沿着所述第二方向上,相邻的所述第一电极层和所述第二电极层之间的距离范围为10nm至1μm;在沿着所述第一方向上,相邻的所述第三电极层和所述第四电极层之间的距离范围为10nm至5μm;在沿所述第二方向上,所述第一电极层的宽度范围为30nm至1μm,所述第二电极层的宽度范围为30nm至1μm;在沿所述第一方向上,所述第三电极层的宽度范围为30nm至1μm,所述第四电极层的宽度范围为30nm至1μm。
相应的,本发明的技术方案还提供一种电容器件的形成方法,包括:提供衬底,所述衬底包括主体区和位于所述主体区四周且与所述主体区相邻的连接区;在所述主体区和所述连接区上形成层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层和若干第二电极层,所述若干第一电极层和所述若干第二电极层均分别平行于第一方向且沿第二方向排布,所述若干第一电极层和所述若干第二电极层呈叉指排布,各第一电极层位于相邻的第二电极层之间,各所述第二金属层包括若干第三电极层和若干第四电极层,所述若干第三电极层和所述若干第四电极层均分别行于第二方向且沿第一方向排布,所述若干第三电极层和所述若干第四电极层呈叉指排布,各第三电极层位于相邻的第四电极层之间,位于所述连接区上的所述若干第一电极层和所述若干第三电极层电连接,位于所述连接区上的所述若干第二电极层和所述若干第四电极层电连接。
可选的,所述第一电极层和相邻层的所述第三电极层在所述连接区上具有相互重叠的第一投影区;所述第二电极层和相邻层的所述第四电极层在所述连接区上具有相互重叠的第二投影区。
可选的,还包括:形成若干第一导电插塞,所述若干第一导电插塞位于所述第一投影区上,且所述若干第三电极层位于所述若干第一导电插塞上;形成若干第二导电插塞,所述若干第二导电插塞位于所述第二投影区上,且所述若干第四电极层位于所述若干第二导电插塞上。
可选的,还形成第一引出端和第二引出端,所述第一引出端与所述若干第一电极层以及所述若干第三电极层相互电连接,所述第二引出端与所述若干第二电极层以及所述若干第四电极层相互电连接。
可选的,所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。
可选的,在沿着所述第二方向上,相邻的所述第一电极层和所述第二电极层之间的距离范围为10nm至1μm;在沿着所述第一方向上,相邻的所述第三电极层和所述第四电极层之间的距离范围为10nm至5μm;在沿所述第二方向上,所述第一电极层的宽度范围为30nm至1μm,所述第二电极层的宽度范围为30nm至1μm;在沿所述第一方向上,所述第三电极层的宽度范围为30nm至1μm,所述第四电极层的宽度范围为30nm至1μm。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明技术方案提供的电容器件中,位于所述连接区上的所述若干第一电极层和所述若干第三电极层电连接,位于所述连接区上的所述若干第二电极层和所述若干第三电极层电连接,由于所述连接区位于所述主体区四周,因此使相邻两层的第一电极层和第三电极层自两端电互连,在等效电路上,相当于第一电极层和第三电极层之间并联,在电容的高频段,由于电阻值和电容的相关性,电阻值越小射频信号损耗越低,器件电容值随频率下降越小,有利于提高电容密度;同样地,在等效电路上,所述第二电极层和第四电极层之间并联,有利于提高电容密度;另外,电容等效电阻值的降低,有利于提高电容器件的品质因数Q,整体上提高电容器件的性能。
本发明技术方案提供的电容器件的形成方法中,位于所述连接区上的所述若干第一电极层和所述若干第三电极层电连接,位于所述连接区上的所述若干第二电极层和所述若干第四电极层电连接,由于所述连接区位于所述主体区四周,因此使相邻两层的第一电极层和第三电极层自两端电互连,在等效电路上,相当于第一电极层和第三电极层之间并联,使电容电极层的等效电阻值减小,在电容的高频段,由于电阻值和电容的相关性,电阻值越小射频信号损耗越低,器件电容值随频率下降越小,有利于提高电容密度;同样地,在等效电路上,所述第二电极层和第四电极层之间并联,有利于提高电容密度;另外,电容等效电阻值的降低,有利于提高电容器件的品质因数Q,整体上提高电容器件的性能。
附图说明
图1至图3是一种电容器件的结构示意图;
图4至图7是本发明实施例电容器件形成方法中各步骤对应的结构示意图。
具体实施方式
需要注意的是,本说明书中的“表面”、“上”,用于描述空间的相对位置关系,并不限定于是否直接接触。
如背景技术所述,现有技术中形成的电容器件的性能有待改善。现结合一种电容器件进行说明分析。
图1至图3是一种电容器件的结构示意图。
请参考图1至图3,图1是图2和图3的俯视结构示意图,图2是图1中沿DD1方向的剖面结构示意图,图3是图1中沿EE1方向的剖面结构示意图,所述电容结构包括:衬底100;位于所述衬底100上层叠设置的若干第一金属层和若干第二金属,各所述第一金属层位于相邻的第二金属层之间,所述第一金属层包括若干第一电极层110和若干第二电极层111,所述若干第一电极层110和所述若干第二电极层111均分别平行于第一方向X且沿第二方向Y排布,各第一电极层110位于相邻的第二电极层111之间,各所述第二金属层包括若干第三电极层120和若干第四电极层121,所述若干第三电极层120和所述若干第四电极层121均分别行于第二方向Y且沿第一方向X排布,且各第三电极层120位于相邻的第四电极层121之间;位于所述第二金属层相邻的第一边区I和第二边区II上的若干第一导电插塞130,所述若干第一导电插塞130使所述第一电极层110和所述第三电极层120电连接;位于所述第二金属层相邻的第三边区III和第四边区IV上的若干第二导电插塞140,所述第三边区III和所述第一边区I相对,所述第四边区IV和所述第二边区II相对,所述若干第二导电插塞140使所述第二电极层111和所述第四电极层121电连接;位于最上层的第二金属层两侧,且平行于第二方向Y的第一引出端P1和第二引出端P2,所述第一引出端P1与所述第一区I的中部相连接,所述第二引出端P2与所述第三区III的中部相连接。
上述MOM电容结构中,为了提高电容密度,可以通过减少金属层间的绝缘层厚度或用于高K介质层作为绝缘层的方式来获得高密度的电容。然而,以上两种方式与其他器件不兼容,不利于生产技术的推广。
为了解决上述问题,本发明提供一种电容器件及其形成方法,位于所述连接区上的所述若干第一电极层和所述若干第三电极层电连接,位于所述连接区上的所述若干第二电极层和所述若干第四电极层电连接,由于所述连接区位于所述主体区四周,因此使相邻两层的第一电极层和第三电极层自两端电互连,在等效电路上,相当于第一电极层和第三电极层之间并联,使电容电极层的等效电阻值减小,在电容的高频段,由于电阻值和电容的相关性,电阻值越小射频信号损耗越低,器件电容值随频率下降越小,有利于提高电容密度;同样地,在等效电路上,所述第二电极层和第四电极层之间并联,有利于提高电容密度;另外,电容等效电阻值的降低,有利于提高电容器件的品质因数Q,整体上提高电容器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图4至图7是本发明实施例电容器件形成方法中各步骤对应的结构示意图。
请参考图4,提供衬底200,所述衬底200包括主体区I和位于所述主体区I四周且与所述主体区I相邻的连接区II。
所述连接区II用于后续定位第一电极层和第三电极层电连接的连接点位置,以及第二电极层和第四电极层电连接的连接点位置。
本实施例中,所述衬底200包括基底(图中未标出),位于基底上的器件层(图中未标出)以及位于所述基底和所述器件层表面的介质层(图中未标出),所述器件层包括隔离结构(图中未标出)和位于隔离结构内的器件结构(图中未标出),所述器件结构包括晶体管、二极管、三极管、电容、电感或导电结构等。
请参考图5至图7,图5为俯视结构示意图,图6为图5中沿着MM1方向的剖面结构示意图,图7是图5中沿着NN1方向的剖面结构示意图,在所述主体区I和所述连接区II上形成层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层201和若干第二电极层202,所述若干第一电极层201和所述若干第二电极层202均分别平行于第一方向X且沿第二方向Y排布,所述若干第一电极层201和所述若干第二电极层202呈叉指排布,各第一电极层201位于相邻的第二电极层202之间,各所述第二金属层包括若干第三电极层203和若干第四电极层204,所述若干第三电极层203和所述若干第四电极层204均分别行于第二方向Y且沿第一方向X排布,所述若干第三电极层203和所述若干第四电极层204呈叉指排布,各第三电极层203位于相邻的第四电极层204之间,位于所述连接区II上的所述若干第一电极层201和所述若干第三电极层203电连接,位于所述连接区II上的所述若干第二电极层202和所述若干第四电极层204电连接。
至此,位于所述连接区II上的所述若干第一电极层201和所述若干第三电极层203电连接,位于所述连接区II上的所述若干第二电极层202和所述若干第四电极层204电连接,由于所述连接区II位于所述主体区I四周,因此使相邻两层的第一电极层201和第三电极层203自两端电互连,在等效电路上,相当于第一电极层201和第三电极层203之间并联,使电容电极层的等效电阻值减小,在电容的高频段,由于电阻值和电容的相关性,电阻值越小射频信号损耗越低,器件电容值随频率下降越小,有利于提高电容密度;同样地,在等效电路上,所述第二电极层202和第四电极层204之间并联,有利于提高电容密度;另外,电容等效电阻值的降低,有利于提高电容器件的品质因数Q,整体上提高电容器件的性能。
本实施例中,所述第一电极层201和相邻的所述第三电极层203在所述连接区II上具有相互重叠的第一投影区;所述第二电极层202和相邻的所述第四电极层204在所述连接区II上具有相互重叠的第二投影区。
本实施例中,还形成若干第一导电插塞301和若干第二导电插塞302,所述若干第一导电插塞301位于所述第一投影区上,所述若干第三电极层203位于所述若干第一导电插塞301上,所述若干第二导电插塞302位于所述第二投影区上,且所述若干第四电极层204位于所述若干第二导电插塞302上。
本实施例中,还形成第一引出端401和第二引出端402,所述第一引出端401与所述若干第一电极层201以及所述若干第三电极层203相互电连接,所述第二引出端402与所述若干第二电极层202以及所述若干第四电极层204相互电连接。
本实施例中,所述第一引出端401和第二引出端402位于顶部的所述第一金属层。在其他实施例中,所述第一引出端401和第二引出端402的位置可以位于任意的其他金属层上。
所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。本实施例中,所述若干第一金属层的数量为4层;所述若干第二金属层的数量为4层。
本实施例中,在沿着所述第二方向Y上,相邻的所述第一电极层201和所述第二电极层202之间的距离范围为10nm至1μm;在沿着所述第一方向X上,相邻的所述第三电极层203和所述第四电极层204之间的距离范围为10nm至5μm;在沿所述第二方向Y上,所述第一电极层201的宽度范围为30nm至1μm,所述第二电极层202的宽度范围为30nm至1μm;在沿所述第一方向X上,所述第三电极层203的宽度范围为30nm至1μm,所述第四电极层204的宽度范围为30nm至1μm。
相应的,本发明实施例还提供一种上述方法所形成的电容器件,请继续参考图5至图7,包括:衬底200,所述衬底200包括主体区I和位于所述主体区I四周且与所述主体区I相邻的连接区II;位于所述主体区I和所述连接区II上层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层201和若干第二电极层202,所述若干第一电极层201和所述若干第二电极层202均分别平行于第一方向X且沿第二方向Y排布,所述若干第一电极层201和所述若干第二电极层202呈叉指排布,各第一电极层201位于相邻的第二电极层202之间,各所述第二金属层包括若干第三电极层203和若干第四电极层204,所述若干第三电极层203和所述若干第四电极层204均分别行于第二方向Y且沿第一方向X排布,所述若干第三电极层203和所述若干第四电极层204呈叉指排布,各第三电极层203位于相邻的第四电极层204之间;位于所述连接区II上的第一电极层201上具有若干第一导电插塞301,所述若干第一导电插塞301使所述若干第一电极层201和所述若干第三电极层203电连接;位于所述连接区II上的第二电极层202上具有若干第二导电插塞302,所述若干第二导电插塞302使所述若干第二电极层202和所述若干第四电极层204电连接。
至此,位于所述连接区II上的所述若干第一电极层201和所述若干第三电极层203电连接,位于所述连接区II上的所述若干第二电极层202和所述若干第四电极层204电连接,由于所述连接区II位于所述主体区I四周,因此使相邻两层的第一电极层201和第三电极层203自两端电互连,在等效电路上,相当于第一电极层201和第三电极层203之间并联,使电容电极层的等效电阻值减小,在电容的高频段,由于电阻值和电容的相关性,电阻值越小射频信号损耗越低,器件电容值随频率下降越小,有利于提高电容密度;同样地,在等效电路上,所述第二电极层202和第四电极层204之间并联,有利于提高电容密度;另外,电容等效电阻值的降低,有利于提高电容器件的品质因数Q,整体上提高电容器件的性能。
本实施例中,所述第一电极层201和相邻层的所述第三电极层203在所述连接区II上具有相互重叠的第一投影区;所述第二电极层202和相邻层的所述第四电极层204在所述连接区II上具有相互重叠的第二投影区。
本实施例中,所述电容结构包括:所述若干第一导电插塞301位于所述第一投影区上,且所述若干第三电极层203位于所述若干第一导电插塞301上;所述若干第二导电插塞302位于所述第二投影区II上,且所述若干第四电极层204位于所述若干第二导电插塞302上。
本实施例中,还包括:第一引出端401,所述第一引出端401与所述若干第一电极层201以及所述若干第三电极层203相互电连接;第二引出端402,所述第二引出端402与所述若干第二电极层202以及所述若干第四电极层204相互电连接。
所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。本实施例中,所述若干第一金属层的数量范围为4层;所述若干第二金属层的数量范围为4层。
本实施例中,在沿着所述第二方向Y上,相邻的所述第一电极层201和所述第二电极层202之间的距离范围为10nm至1μm;在沿着所述第一方向X上,相邻的所述第三电极层203和所述第四电极层204之间的距离范围为10nm至5μm;在沿所述第二方向Y上,所述第一电极层201的宽度范围为30nm至1μm,所述第二电极层202的宽度范围为30nm至1μm;在沿所述第一方向X上,所述第三电极层203的宽度范围为30nm至1μm,所述第四电极层204的宽度范围为30nm至1μm。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种电容器件,其特征在于,包括:
衬底,所述衬底包括主体区和位于所述主体区四周且与所述主体区相邻的连接区;
位于所述主体区和所述连接区上层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层和若干第二电极层,所述若干第一电极层和所述若干第二电极层均分别平行于第一方向且沿第二方向排布,所述若干第一电极层和所述若干第二电极层呈叉指排布,各第一电极层位于相邻的第二电极层之间,各所述第二金属层包括若干第三电极层和若干第四电极层,所述若干第三电极层和所述若干第四电极层均分别行于第二方向且沿第一方向排布,所述若干第三电极层和所述若干第四电极层呈叉指排布,各第三电极层位于相邻的第四电极层之间;
位于所述连接区上的第一电极层上具有若干第一导电插塞,所述若干第一导电插塞使所述若干第一电极层和所述若干第三电极层电连接;
位于所述连接区上的第二电极层上具有若干第二导电插塞,所述若干第二导电插塞使所述若干第二电极层和所述若干第四电极层电连接。
2.如权利要求1所述的电容器件,其特征在于,所述第一电极层和相邻层的所述第三电极层在所述连接区上具有相互重叠的第一投影区;所述第二电极层和相邻层的所述第四电极层在所述连接区上具有相互重叠的第二投影区。
3.如权利要求2所述的电容器件,其特征在于,包括:所述若干第一导电插塞位于所述第一投影区上,且所述若干第三电极层位于所述若干第一导电插塞上;所述若干第二导电插塞位于所述第二投影区上,且所述若干第四电极层位于所述若干第二导电插塞上。
4.如权利要求1所述的电容器件,其特征在于,还包括:第一引出端,所述
第一引出端与所述若干第一电极层以及所述若干第三电极层相互电连接;第二引出端,所述第二引出端与所述若干第二电极层以及所述若干第四电极层相互电连接。
5.如权利要求1所述的电容器件,其特征在于,所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。
6.如权利要求1所述的电容器件,其特征在于,在沿着所述第二方向上,相邻的所述第一电极层和所述第二电极层之间的距离范围为10nm至1μm;在沿着所述第一方向上,相邻的所述第三电极层和所述第四电极层之间的距离范围为10nm至5μm;在沿所述第二方向上,所述第一电极层的宽度范围为30nm至1μm,所述第二电极层的宽度范围为30nm至1μm;在沿所述第一方向上,所述第三电极层的宽度范围为30nm至1μm,所述第四电极层的宽度范围为30nm至1μm。
7.一种电容器件的形成方法,其特征在于,包括:
提供衬底,所述衬底包括主体区和位于所述主体区四周且与所述主体区相邻的连接区;
在所述主体区和所述连接区上形成层叠设置的若干第一金属层和若干第二金属层,各层所述第一金属层位于相邻层的第二金属层之间,所述第一金属层包括若干第一电极层和若干第二电极层,所述若干第一电极层和所述若干第二电极层均分别平行于第一方向且沿第二方向排布,所述若干第一电极层和所述若干第二电极层呈叉指排布,各第一电极层位于相邻的第二电极层之间,各所述第二金属层包括若干第三电极层和若干第四电极层,所述若干第三电极层和所述若干第四电极层均分别行于第二方向且沿第一方向排布,所述若干第三电极层和所述若干第四电极层呈叉指排布,各第三电极层位于相邻的第四电极层之间,位于所述连接区上的所述若干第一电极层和所述若干第三电极层电连接,位于所述连接区上的所述若干第二电极层和所述若干第四电极层电连接。
8.如权利要求7所述的电容器件的形成方法,其特征在于,所述第一电极层和相邻层的所述第三电极层在所述连接区上具有相互重叠的第一投影区;所述第二电极层和相邻层的所述第四电极层在所述连接区上具有相互重叠的第二投影区。
9.如权利要求8所述的电容器件的形成方法,其特征在于,还包括:形成若干第一导电插塞,所述若干第一导电插塞位于所述第一投影区上,且所述若干第三电极层位于所述若干第一导电插塞上;形成若干第二导电插塞,所述若干第二导电插塞位于所述第二投影区上,且所述若干第四电极层位于所述若干第二导电插塞上。
10.如权利要求7所述的电容器件的形成方法,其特征在于,还形成第一引出端和第二引出端,所述第一引出端与所述若干第一电极层以及所述若干第三电极层相互电连接,所述第二引出端与所述若干第二电极层以及所述若干第四电极层相互电连接。
11.如权利要求7所述的电容器件的形成方法,其特征在于,所述若干第一金属层的数量范围为大于或等于2层;所述若干第二金属层的数量范围为大于或等于2层。
12.如权利要求7所述的电容器件的形成方法,其特征在于,在沿着所述第二方向上,相邻的所述第一电极层和所述第二电极层之间的距离范围为10nm至1μm;在沿着所述第一方向上,相邻的所述第三电极层和所述第四电极层之间的距离范围为10nm至5μm;在沿所述第二方向上,所述第一电极层的宽度范围为30nm至1μm,所述第二电极层的宽度范围为30nm至1μm;在沿所述第一方向上,所述第三电极层的宽度范围为30nm至1μm,所述第四电极层的宽度范围为30nm至1μm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210858001.4A CN117476595A (zh) | 2022-07-20 | 2022-07-20 | 电容器件及其形成方法 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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CN117476595A true CN117476595A (zh) | 2024-01-30 |
Family
ID=89626170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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CN202210858001.4A Pending CN117476595A (zh) | 2022-07-20 | 2022-07-20 | 电容器件及其形成方法 |
Country Status (1)
Country | Link |
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CN (1) | CN117476595A (zh) |
-
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