CN218647936U

CN218647936U - 半导体电容结构

Info

Publication number: CN218647936U
Application number: CN202222098089.2U
Authority: CN
Inventors: 邹道华; 高谷信一郎; 刘昱玮; 黄仁耀
Original assignee: Changzhou Chengxin Semiconductor Co Ltd
Current assignee: Changzhou Chengxin Semiconductor Co Ltd
Priority date: 2022-08-10
Filing date: 2022-08-10
Publication date: 2023-03-17
Anticipated expiration: 2032-08-10

Abstract

一种半导体电容结构，包括：衬底；位于所述衬底上的第一电极层；位于所述第一电极层上的第一绝缘层；位于所述第一绝缘层上的第二电极层；位于所述衬底上介质结构，所述介质结构覆盖所述第一电极层、第一绝缘层以及第二电极层；位于所述介质结构上的第一金属板，所述第一金属板与所述第二电极层连接；位于所述第一金属板上的焊盘。由于所述第一金属板位于所述介质结构上，当在所述焊盘上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，能够有效减小传递至所述第一绝缘层上的压力，降低所述第一绝缘层被压裂的风险，使得电容结构能够形成在第一金属板下方，电容结构不需要额外占用芯片面积，进而能够提升芯片的器件结构集成度。

Description

半导体电容结构

技术领域

本实用新型涉及半导体制造技术领域，尤其涉及一种半导体电容结构。

背景技术

随着半导体集成电路的制造技术的不断进步，也伴随着器件小型化和微型化的进程。电容结构是集成电路的重要组成单元，集成电路芯片中的电容结构多种多样，如：MOS(metal-oxide-semiconductorfield金属-氧化物-半导体)场效应管电容；PIP(polysilicon-insulator-polysilicon多晶硅-绝缘体-多晶硅)电容，可变结电容以及后段互联中的MIM(metal-insulator-metal金属-绝缘体-金属)电容和MOM(metal-oxide-metal金属-氧化物-金属)电容。

目前最常用的后段互联电容结构有两种：MIM电容和MOM电容。MIM电容和MOM电容存在于后段互联层结构不占用器件层的面积，且电容的线性特征要远好于其他类型的电容。MOM电容主要利用上下层金属导线和同层金属之间形成的整体电容，该种电容的优点是其可以用现有的互联制造工艺来实现，即可以同时完成MOM电容与铜互联结构。

MIM电容结构简单，可以具有最小的电阻率，并且由于内部耗尽以及相对较大的电容而基本上不会存在寄生电容。因此，在半导体器件中，尤其是在高频器件中，通常会选用MIM电容器。虽然为了形成MIM电容需要更多的掩模版和更加复杂的制程，但是MIM电容能够提供更加稳定的电容，并且能够提供的电容更大。因此，MIM电容仍然得到广泛运用。

然而，在形成的MIM电容的过程中仍会产生额外的问题。

实用新型内容

本实用新型解决的技术问题是提供一种半导体电容结构，以提升芯片的器件结构集成度。

为解决上述问题，本实用新型提供一种半导体电容结构，包括：衬底；位于所述衬底上的第一电极层；位于所述第一电极层上的第一绝缘层；位于所述第一绝缘层上的第二电极层；位于所述衬底上介质结构，所述介质结构覆盖所述第一电极层、第一绝缘层以及第二电极层；位于所述介质结构上的第一金属板，所述第一金属板与所述第二电极层连接；位于所述第一金属板上的焊盘。

可选的，还包括：位于所述介质结构上的引线层，所述引线层与所述第一电极层连接。

可选的，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层以及第二电极层，所述第一金属板和所述引线层分别位于所述第二介质层上。

可选的，还包括：位于所述第一介质层上的第二金属板，所述第二介质层覆盖所述第二金属板，所述第二金属板与所述第二电极层连接，所述第一金属板与所述第二金属板连接。

可选的，还包括：位于所述第二电极层上的第二绝缘层；位于所述第二绝缘层上的第三电极层，所述介质结构覆盖所述第二绝缘层和所述第三电极层。

可选的，还包括：位于所述介质结构内的引线层，所述引线层分别与所述第一电极层和所述第三电极层连接。

可选的，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层、第二电极层、第二绝缘层、第三电极层以及引线层，所述第一金属板位于所述第二介质层上，所述引线层位于所述第一介质层上。

可选的，还包括：第二金属板；位于所述第二金属板上的第三绝缘层；位于所述第三绝缘层上的第四电极层，所述介质结构覆盖所述第二金属板、第三绝缘层以及第四电极层，所述第一金属板与所述第四电极层连接。

可选的，还包括：位于所述介质结构内的引线层，所述引线层分别与所述第一电极层、第三电极层以及第二金属板连接。

可选的，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层、第二电极层、第二绝缘层、第三电极层以及引线层，所述第一金属板位于所述第二介质层上，所述引线层和所述第二金属板分别位于所述第一介质层上。

与现有技术相比，本实用新型的技术方案具有以下优点：

在本实用新型技术方案的半导体电容结构中，包括：位于所述衬底上介质结构，所述介质结构覆盖所述第一电极层、第一绝缘层以及第二电极层；位于所述介质结构上的第一金属板，所述第一金属板与所述第二电极层连接；位于所述第一金属板上的焊盘。由于所述第一金属板位于所述介质结构上，当在所述焊盘上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，进而能够有效减小传递至所述第一绝缘层上的压力，降低所述第一绝缘层被压裂的风险，使得所述半导体电容结构能够形成在所述第一金属板的下方，所述半导体电容结构不需要额外占用芯片面积，进而能够有效提升芯片的器件结构集成度。

附图说明

图1是一种半导体电容结构的结构示意图；

图2至图4是本实用新型一实施例中半导体电容结构的结构示意图；

图5和图6是本实用新型另一实施例中半导体电容结构的结构示意图；

图7和图8是本实用新型又一实施例中半导体电容结构的结构示意图。

具体实施方式

正如背景技术所述，在形成的MIM电容的过程中仍会产生额外的问题。以下将结合附图进行具体说明。

图1是一种半导体电容结构的结构示意图。

请参考图1，一种半导体电容结构，包括：衬底100；位于所述衬底100上的第一电极层101；位于所述第一电极层101上的第一绝缘层102；位于所述第一绝缘层102上的第二电极层103；位于所述衬底100上的介质结构104，所述介质结构104覆盖所述第一电极层101、第一绝缘层102和第二电极层103；位于所述介质结构104上的第一金属板105，所述第一金属板105与所述第一电极层101或所述第二电极层103电连接(未图示)，且与所述第一电极层101、第一绝缘层102和第二电极层103无重合部；位于所述第一金属板105上的焊盘106。

在后续封装的工艺中，需要在所述焊盘106上连接引线，在连接的引线的过程中需要对所述焊盘106施加一定的压力。为了避免传递至所述第一绝缘层102上的压力过大，进而将位于所述第一电极层101和所述第二电极层103之间的所述第一绝缘层102压裂，所述第一金属板105下方不设置半导体电容结构，而是将所述第一金属板105形成在所述半导体电容结构的侧边。

然而，将所述第一金属板105形成在所述半导体电容结构的侧边，会占用更大的空间，导致芯片的器件结构集成度较低。

在此基础上，本实用新型提供一种半导体电容结构，包括：位于所述衬底上介质结构，所述介质结构覆盖所述第一电极层、第一绝缘层以及第二电极层；位于所述介质结构上的第一金属板，所述第一金属板与所述第二电极层连接；位于所述第一金属板上的焊盘。由于所述第一金属板位于所述介质结构上，当在所述焊盘上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，进而能够有效减小传递至所述第一绝缘层上的压力，降低所述第一绝缘层被压裂的风险，使得所述半导体电容结构能够形成在所述第一金属板的下方，所述半导体电容结构不需要额外占用芯片面积，进而能够有效提升芯片的器件结构集成度。

为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细地说明。

图2至图4是本实用新型一实施例中半导体电容结构的结构示意图。

请参考图2和图3，图2是图3中的剖面A结构示意图，一种半导体电容结构，包括：衬底200；位于所述衬底200上的第一电极层201；位于所述第一电极层201上的第一绝缘层202；位于所述第一绝缘层202上的第二电极层203；位于所述衬底200上介质结构，所述介质结构覆盖所述第一电极层201、第一绝缘层202以及第二电极层203；位于所述介质结构上的第一金属板204，所述第一金属板204与所述第二电极层203连接；位于所述第一金属板204上的焊盘205。

在本实施例中，由于所述第一金属板204位于所述介质结构上，当在所述焊盘205上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，进而能够有效减小传递至所述第一绝缘层202上的压力，降低所述第一绝缘层202被压裂的风险，使得所述半导体电容结构能够形成在所述第一金属板204的下方，所述半导体电容结构不需要额外占用芯片面积，进而能够有效提升芯片的器件结构集成度。

请参考图4，图4是图2中剖面B结构示意图，在本实施例中，还包括：位于所述介质结构上的引线层206，所述引线层206与所述第一电极层201连接。

在本实施例中，由所述第一电极层201、第一绝缘层202以及第二电极层203构成第一电容结构，所述第一电容结构的两块电极层分别由所述第一金属板204和所述引线层206引出。

在本实施例中，所述介质结构包括：第一介质层207、以及位于所述第一介质层207上的第二介质层208；所述第一介质层207覆盖所述第一电极层201、第一绝缘层202以及第二电极层203，所述第一金属板204和所述引线层206分别位于所述第二介质层208上。

在本实施例中，还包括：位于所述第一介质层207上的第二金属板209，所述第二介质层208覆盖所述第二金属板209，所述第二金属板209与所述第二电极层203连接，所述第一金属板204与所述第二金属板209连接。

在本实施例中，通过所述第二金属板209能够进一步的减小传递至所述第一绝缘层202上的压力，进一步减小所述第一绝缘层202被压裂的风险，以此提升最终形成的半导体电容结构的性能。

图5和图6是本实用新型另一实施例中半导体电容结构的结构示意图。

请参考图5，图5和图3的视图方向一致，一种半导体电容结构，包括：衬底300；位于所述衬底300上的第一电极层301；位于所述第一电极层301上的第一绝缘层302；位于所述第一绝缘层302上的第二电极层303；位于所述衬底300上介质结构，所述介质结构覆盖所述第一电极层301、第一绝缘层302以及第二电极层303；位于所述介质结构上的第一金属板304，所述第一金属板304与所述第二电极层303连接；位于所述第一金属板304上的焊盘305。

在本实施例中，由于所述第一金属板304位于所述介质结构上，当在所述焊盘305上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，进而能够有效减小传递至所述第一绝缘层302上的压力，降低所述第一绝缘层302被压裂的风险，使得所述半导体电容结构能够形成在所述第一金属板304的下方，所述半导体电容结构不需要额外占用芯片面积，进而能够有效提升芯片的器件结构集成度。

请继续参考图5，在本实施例中，还包括：位于所述第二电极层303上的第二绝缘层306；位于所述第二绝缘层306上的第三电极层307，所述介质结构覆盖所述第二绝缘层306和所述第三电极层307。

请参考图6，图6和图4的视图方向一致，在本实施例中，还包括：位于所述介质结构内的引线层308，所述引线层308分别与所述第一电极层301和所述第三电极层307连接。

在本实施例中，由所述第一电极层301、第一绝缘层302以及第二电极层303构成第一电容结构；由所述第二电极层303、第二绝缘层306和第三电极层307构成第二电容结构，所述第一电容结构和所述第二电容结构通过所述第一金属板304和所述引线层308的连接构成并联，以此增大存储容量。

在本实施例中，所述介质结构包括：第一介质层309、以及位于所述第一介质层309上的第二介质层310；所述第一介质层309覆盖所述第一电极层301、第一绝缘层302、第二电极层303、第二绝缘层306、第三电极层307以及引线层308，所述第一金属板304位于所述第二介质层310上，所述引线层308位于所述第一介质层309上。

在本实施例中，还包括：位于所述第一介质层309上的第二金属板311，所述第二介质层310覆盖所述第二金属板311，所述第二金属板311与所述第二电极层303连接，所述第一金属板304与所述第二金属板311连接。

在本实施例中，通过所述第二金属板311能够进一步的减小传递至所述第一绝缘层302和所述第二绝缘层306上的压力，进一步减小所述第一绝缘层302和所述第二绝缘层306被压裂的风险，以此提升最终形成的半导体电容结构的性能。

请参考图7，图7和图3的视图方向一致，一种半导体电容结构，包括：衬底400；位于所述衬底400上的第一电极层401；位于所述第一电极层401上的第一绝缘层402；位于所述第一绝缘层402上的第二电极层403；位于所述衬底400上介质结构，所述介质结构覆盖所述第一电极层401、第一绝缘层402以及第二电极层403；位于所述介质结构上的第一金属板404，所述第一金属板404与所述第二电极层403连接；位于所述第一金属板404上的焊盘405。

在本实施例中，由于所述第一金属板404位于所述介质结构上，当在所述焊盘405上施加压力连接引线时，所述介质结构对压力的传递具有较强的缓冲作用，进而能够有效减小传递至所述第一绝缘层402上的压力，降低所述第一绝缘层402被压裂的风险，使得所述半导体电容结构能够形成在所述第一金属板404的下方，所述半导体电容结构不需要额外占用芯片面积，进而能够有效提升芯片的器件结构集成度。

请继续参考图7，在本实施例中，还包括：位于所述第二电极层403上的第二绝缘层406；位于所述第二绝缘层406上的第三电极层407，所述介质结构覆盖所述第二绝缘层406和所述第三电极层407。

请继续参考图7，在本实施例中，还包括：第二金属板408；位于所述第二金属板408上的第三绝缘层409；位于所述第三绝缘层409上的第四电极层410，所述介质结构覆盖所述第二金属板408、第三绝缘层409以及第四电极层410，所述第一金属板404与所述第四电极层410连接。

请参考图8，图8和图4的视图方向一致，在本实施例中，还包括：位于所述介质结构内的引线层411，所述引线层411分别与所述第一电极层401、第三电极层407以及第二金属板408连接。

在本实施例中，由所述第一电极层401、第一绝缘层402以及第二电极层402构成第一电容结构；由所述第二电极层402、第二绝缘层406和第三电极层407构成第二电容结构；由所述第二金属板408，第三绝缘层409以及第四电极层410构成第三电容结构。所述第一电容结构、第二电容结构以及第三电容结构通过所述第一金属板404和所述引线层411的连接构成并联，以此增大存储容量。

在本实施例中，所述介质结构包括：第一介质层412、以及位于所述第一介质层412上的第二介质层413；所述第一介质层412覆盖所述第一电极层401、第一绝缘层402、第二电极层403、第二绝缘层406、第三电极层407以及引线层411，所述第一金属板404位于所述第二介质层413上，所述引线层411和所述第二金属板408分别位于所述第一介质层412上。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体电容结构，其特征在于，包括：

衬底；

位于所述衬底上的第一电极层；

位于所述第一电极层上的第一绝缘层；

位于所述第一绝缘层上的第二电极层；

位于所述衬底上介质结构，所述介质结构覆盖所述第一电极层、第一绝缘层以及第二电极层；

位于所述介质结构上的第一金属板，所述第一金属板与所述第二电极层连接；

位于所述第一金属板上的焊盘。

2.如权利要求1所述的半导体电容结构，其特征在于，还包括：位于所述介质结构上的引线层，所述引线层与所述第一电极层连接。

3.如权利要求2所述的半导体电容结构，其特征在于，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层以及第二电极层，所述第一金属板和所述引线层分别位于所述第二介质层上。

4.如权利要求3所述的半导体电容结构，其特征在于，还包括：位于所述第一介质层上的第二金属板，所述第二介质层覆盖所述第二金属板，所述第二金属板与所述第二电极层连接，所述第一金属板与所述第二金属板连接。

5.如权利要求1所述的半导体电容结构，其特征在于，还包括：位于所述第二电极层上的第二绝缘层；位于所述第二绝缘层上的第三电极层，所述介质结构覆盖所述第二绝缘层和所述第三电极层。

6.如权利要求5所述的半导体电容结构，其特征在于，还包括：位于所述介质结构内的引线层，所述引线层分别与所述第一电极层和所述第三电极层连接。

7.如权利要求6所述的半导体电容结构，其特征在于，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层、第二电极层、第二绝缘层、第三电极层以及引线层，所述第一金属板位于所述第二介质层上，所述引线层位于所述第一介质层上。

8.如权利要求7所述的半导体电容结构，其特征在于，还包括：位于所述第一介质层上的第二金属板，所述第二介质层覆盖所述第二金属板，所述第二金属板与所述第二电极层连接，所述第一金属板与所述第二金属板连接。

9.如权利要求5所述的半导体电容结构，其特征在于，还包括：第二金属板；位于所述第二金属板上的第三绝缘层；位于所述第三绝缘层上的第四电极层，所述介质结构覆盖所述第二金属板、第三绝缘层以及第四电极层，所述第一金属板与所述第四电极层连接。

10.如权利要求9所述的半导体电容结构，其特征在于，还包括：位于所述介质结构内的引线层，所述引线层分别与所述第一电极层、第三电极层以及第二金属板连接。

11.如权利要求10所述的半导体电容结构，其特征在于，所述介质结构包括：第一介质层、以及位于所述第一介质层上的第二介质层；所述第一介质层覆盖所述第一电极层、第一绝缘层、第二电极层、第二绝缘层、第三电极层以及引线层，所述第一金属板位于所述第二介质层上，所述引线层和所述第二金属板分别位于所述第一介质层上。