KR20120069797A - 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로 - Google Patents

관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로 Download PDF

Info

Publication number
KR20120069797A
KR20120069797A KR1020100131097A KR20100131097A KR20120069797A KR 20120069797 A KR20120069797 A KR 20120069797A KR 1020100131097 A KR1020100131097 A KR 1020100131097A KR 20100131097 A KR20100131097 A KR 20100131097A KR 20120069797 A KR20120069797 A KR 20120069797A
Authority
KR
South Korea
Prior art keywords
conductor
circuit board
insulating layer
tsv
capacitor
Prior art date
Application number
KR1020100131097A
Other languages
English (en)
Inventor
김정호
조종현
박준서
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020100131097A priority Critical patent/KR20120069797A/ko
Publication of KR20120069797A publication Critical patent/KR20120069797A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

관통 실리콘 비아 커패시터는 제1 컨덕터, 제1 절연층 및 제2 컨덕터를 포함한다. 상기 제1 컨덕터는 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판을 관통한다. 상기 제1 절연층은 상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다. 상기 제2 컨덕터는 상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다.

Description

관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로 {THROUGH SILICON VIA CAPACITOR, METHODE OF MANUFACTURING THE SAME AND 3-DIMENSIONAL INTEGRATED CIRCUIT}
본 발명은 커패시터에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로에 관한 것이다.
반도체 칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 3차원 집적 회로가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다. 적층된 복수의 반도체 칩을 서로 연결하는 방법으로 본딩 와이어(bonding wire) 방식 및 관통 실리콘 비아(through silicon via; TSV) 방식이 있는데, TSV를 이용하는 경우 본딩 와이어 방식에 비해 배선 거리를 크게 단축시킬 수 있어 소자의 고속화, 저전력화 및 소형화가 가능하다.
최근, 다수의 회로들을 작은 면적에 집적하면서 각각의 회로에 전력을 공급해 주는 전력 분배망(Power Distribution Network; PDN)의 중요성이 강조되고 있다. 고속 연산을 위하여 회로의 동작 주파수가 고주파로 증가하고, 이에 따라 집적회로는 더 많은 전력을 소모하게 되고 따라서 전력 분배망(PDN)은 고주파 영역까지 낮은 임피던스를 유지할 필요가 있다. 이를 위하여 반도체 칩과 함께 커패시터와 같은 수동소자들을 적절하게 배치할 필요가 있다. 종래에는 커패시터를 배치함에 있어, 반도체 칩이 실장되는 설정 보드(set board) 또는 패키지 보드(package PCB) 상에 커패시터가 실장되는 오프-칩(off-chip) 방식 및 반도체 칩의 기판 내부에 커패시터가 형성되는 온-칩(on-chip) 또는 온-다이(on-die) 방식이 사용되었다. 그러나 고주파에서 원하는 임피던스를 만족하기 위하여 보다 작은 면적상에 구현 가능한 고용량의 커패시터가 필요하다.
상기와 같은 문제점을 하기 위한 본 발명의 일 목적은 고용량의 커패시턴스 값을 갖는 관통 실리콘 비아 커패시터를 제공하는 것이다.
본 발명의 일 목적은 상기 관통 실리콘 비아 커패시터를 포함하는 3차원 집적 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 관통 실리콘 비아 커패시터의 형성 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 관통 실리콘 비아 커패시터(Trough Silicon Via; TSV)는 제1 컨덕터, 제1 절연층 및 제2 컨덕터를 포함한다. 상기 제1 컨덕터는 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판을 관통한다. 상기 제1 절연층은 상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다. 상기 제2 컨덕터는 상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다.
일 실시예에서, 상기 TSV 커패시터는, 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 컨덕터는 전원 단자에 연결되고, 상기 제2 컨덕터는 접지 단자와 연결될 수 있다.
일 실시예에서, 상기 제1 컨덕터는 접지 단자에 연결되고, 상기 제2 컨덕터는 전원 단자와 연결될 수 있다.
일 실시예에서, 상기 TSV 커패시터의 단면은 원형일 수 있다.
일 실시예에서, 상기 TSV 커패시터의 단면은 장방형일 수 있다.
일 실시예에서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나일 수 있다.
본 발명의 다른 실시예에 따른 TSV 커패시터는 제1 컨덕터, 제1 절연층 및 제2 컨덕터를 포함한다. 상기 제1 컨덕터는 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판의 일면에 형성되는 액티브 영역과 중첩되지 않도록 상기 일면에 형성되는 상부 단면 및 상기 회로 기판의 타면에 형성되는, 상기 상부 단면 보다 넓은 면적의 하부 단면을 구비하고 상기 적어도 하나의 회로 기판을 관통한다. 상기 제1 절연층은 상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다. 상기 제2 컨덕터는 상기 제1 절연층의 외측면에 위치하여 상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다.
일 실시예에서, 상기 TSV 커패시터는 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나일 수 있다.
본 발명의 또다른 실시예에 따른 3차원 집적회로는 적어도 하나의 회로 기판을 포함하고, 상기 회로 기판은 적어도 하나 이상의 TSV 커패시터를 포함한다. 상기 TSV 커패시터는 제1 컨덕터, 제1 절연층 및 제2 컨덕터를 포함한다. 상기 제1 컨덕터는 상기 적어도 하나의 회로 기판을 관통한다. 상기 제1 절연층은 상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다. 상기 제2 컨덕터는 상기 제1 절연층 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통한다.
일 실시예에서, 상기 TSV 커패시터는 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함할 수 있다.
본 발명의 또다른 실시예에 따른 TSV 커패시터 형성 방법은, 3차원 집적 회로가 형성되는 회로 기판에 비아 홀(via hole)을 형성하는 단계, 상기 비아 홀의 내측면에 제1 컨덕터를 증착하는 단계, 상기 제2 컨덕터의 내측면에 제1 절연층을 증착하는 단계 및 상기 제1 절연층의 내부에 제2 컨덕터를 충전하는 단계를 포함한다.
일 실시예에서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나일 수 있다.
본 발명의 또다른 실시예에 따른 TSV 커패시터 형성 방법은, 3차원 집적 회로가 형성되는 회로 기판에 비아 홀을 형성하는 단계, 상기 비아 홀의 내측면에 제1 절연층을 증착하는 단계, 상기 제1 절연층의 내측면에 제1 컨덕터를 증착하는 단계, 상기 제1 컨덕터의 내측면에 제2 절연층을 증착하는 단계 및 상기 제2 절연층의 내부에 제2 컨덕터를 충전하는 단계를 포함한다.
본 발명의 실시예들에 따른 TSV 커패시터 및 이를 포함하는 3차원 집적회로는 수직적인 구조를 가지는 실리콘 관통 전극을 사용하므로, 평면적인 구조를 사용하는 커패시터에 비하여 좁은 면적에서 높은 용량의 커패시턴스를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 TSV 커패시터를 포함하는 3차원 집적 회로의 일 예를 나타내는 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 3a는 2개의 TSV가 인접해 위치한 경우의 커패시턴스 및 저항 성분을 설명하기 위한 도면이다.
도 3b는 본 발명의 일 실시예에 따른 TSV 커패시터의 커패시턴스 및 저항 성분을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 TSV 커패시터의 커패시턴스 및 단면적을 설명하기 위한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 TSV 커패시터의 형성 방법을 나타내는 순서도이다.
도 9는 본 발명의 일 실시예에 따른 TSV 커패시터의 형성 방법을 나타내는 순서도이다.
도 10은 커패시터의 존재에 따른 전력 분배망(PDN)의 임피던스 변화를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 TSV 커패시터를 포함하는 3차원 집적 회로의 일 예를 나타내는 사시도이다.
도 1을 참조하면, 3차원 집적 회로(10)는 제1 기판(100), 제2 기판(200) 및 중간층(300)을 포함한다. 도 1에는 도시되지 않았으나, 제1 기판(100) 및 제2 기판(200) 외에 3차원 집적 회로(10)를 구성하는 더 많은 기판이 존재할 수 있다. 또한, 제2 기판(200)의 구조는 제1 기판(100)의 구조와 유사하므로 제2 기판(200)의 자세한 구조의 도시는 생략하였다.
제1 기판(100)은 회로 기판(11) 및 회로 기판에 형성되는 복수의 관통 실리콘 비아(Trough Silicon Via; TSV) 커패시터(15)들을 포함한다. 제1 기판(100)에는 TSV 커패시터(15) 외에도 회로를 구성하는 복수의 액티브 영역 및 배선 등이 포함될 수도 있으나, 이들의 구체적인 도시는 생략하였다. 도 1에서 점선으로 표시된 두 개의 영역은 각각 TSV 커패시터(15)의 상부 단면(20) 및 측면 단면(30)을 나타낸다. 도 2a 및 도 2b를 참조하여 후술하는 바와 같이, 본 발명의 일 실시예에 따른 TSV 커패시터(15)는 관통 실리콘 비아의 구조를 갖는 제1 컨덕터 및 제2 컨덕터를 포함하므로 한정된 기판 면적에서 높은 커패시턴스를 갖는 커패시터를 구현할 수 있다.
중간층(300)은 3차원 집적 회로(10)에서 복수의 회로 기판 사이에 형성되며, 적어도 하나 이상의 솔더 범프(330) 및 언더필 수지층 (underfill resin layer, 310)을 포함한다. 솔더 범프(330)는 상기 복수의 회로 기판들을 전기적으로 연결한다. 본 발명의 일 실시예에 따른 3차원 집적 회로는 TSV를 이용한 커패시터를 포함하므로, 솔더 범프(330)는 상기 제1 컨덕터 및 제2 컨덕터를 분리하여 연결하는 구조가 된다. 즉, 솔더 범프(330)는 상기 제1 컨덕터를 전원 단자에 연결하고 상기 제2 컨덕터를 접지 단자에 연결하는 구조일 수 있다. 아니면, 솔더 범프(330)는 상기 제1 컨덕터를 접지 단자에 연결하고 상기 제2 컨덕터를 전원 단자에 연결하는 구조일 수 있다. 솔더 범프(330)는 상기 제1 컨덕터 및 제2 컨덕터를 분리하여 다른 기판 및 다른 전극과 연결하는 다양한 구조를 가질 수 있다. 언더필 수지층(310)은 제1 기판(100) 및 제2 기판(200) 사이의 공간을 채우기 위해 상기 솔더 범프(330) 주위에 형성될 수 있다.
제2 기판(200) 또한 제1 기판(100)과 마찬가지로 회로 기판 및 상기 회로 기판에 형성되는 복수의 TSV 커패시터들을 포함한다. 제1 기판(100)의 경우와 마찬가지로, 제2 기판(200) 또한 복수의 액티브 영역, 배선 영역 및 TSV 커패시터(15)를 포함할 수 있으나, 이들의 구체적인 도시는 생략하였다. 도 1에는 두 개의 회로 기판(100, 200) 및 하나의 중간층(300)을 포함하는 3차원 집적 회로(10)가 도시되어 있으나, 3차원 집적 회로(10)는 세 개 이상인 다수의 회로 기판들을 포함할 수도 있다.
도 2a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15)의 상부 단면(20)이 나타나 있다. 회로 기판(11)에 형성되는 TSV 커패시터(15)는 제1 컨덕터(110), 제1 절연층(130) 및 제2 컨덕터(150)를 포함한다.
TSV 커패시터(15)에 전압이 걸리게 되면 제1 절연층(130)을 사이에 두고 제1 컨덕터(110) 및 제2 컨덕터(150)는 서로 다른 종류의 전하로 대전되어 커패시터로서 기능하게 된다. 즉, 제1 컨덕터(110)는 TSV 커패시터(15)의 제1 전극이 되고, 제2 컨덕터(150)는 TSV 커패시터(15)의 제2 전극이 되어 전압이 인가되는 경우 서로 다른 종류의 전하로 대전될 수 있다.
제1 컨덕터(110)는 TSV 커패시터(15)의 제1 전극으로서 기능할 수 있다. 제1 컨덕터(110)는 도전 물질로 구성될 수 있으며, 따라서 다양한 금속 물질이 제1 컨덕터(110)를 구성하는 물질로 사용될 수 있다. 즉, 상기 제1 컨덕터(110)를 구성하는 물질은 구리, 알루미늄 및 텅스텐일 수 있으며, 다른 금속 물질 또한 제1 컨덕터(110)를 구성하는 데 사용될 수 있다. 또한 금속 물질 외에도 폴리 실리콘과 같은 전기 전도성이 양호한 물질이 제1 컨덕터(110)를 구성하는 데 사용될 수 있다.
제1 절연층(130)은 제1 컨덕터(110)와 제2 컨덕터(150) 사이에 위치하며, 절연 특성이 양호한 물질이 사용될 수 있다. 예를 들어, 제1 절연층(130)을 구성하는 물질은 산화 실리콘(SiO2)일 수 있으며, 또 다른 절연 특성이 양호한 물질이 사용될 수도 있다.
제2 컨덕터(150)는 TSV 커패시터(15)의 제2 전극으로서 기능할 수 있다. 따라서 제1 컨덕터(110) 및 제2 컨덕터(150)는 각각 TSV 커패시터의 제1 전극 및 제2 전극으로서 기능할 수 있다. 제2 컨덕터(150)를 구성하는 물질은 제1 컨덕터(110)를 구성하는 물질과 동일할 수 있다. 따라서, 제2 컨덕터(150)를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나일 수 있다.
도 2a에는 원형의 단면을 갖는 TSV 커패시터(15)가 도시되어 있으나, TSV 커패시터의 단면은 반드시 원형일 필요는 없으며, 한정된 면적 내에서 고용량의 커패시턴스를 갖는 커패시터를 구현하기 위하여 다양한 모양의 단면을 가질 수 있다. 예를 들면, 도 6에 도시된 바와 같이, TSV 커패시터의 단면은 장방형일 수 있다.
도 2b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15)는 제1 컨덕터(110), 제1 절연층(130) 및 제2 컨덕터(150)를 포함한다. 제1 컨덕터(110)는 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판(11)을 관통한다. 제1 절연층(130)은 제1 컨덕터(110)의 외측면에 위치하여 상기 적어도 하나의 회로 기판(11)을 관통한다. 제2 컨덕터(150)는 제1 절연층(130)의 외측면에 위치하여 상기 적어도 하나의 회로 기판(11)을 관통한다. 즉, 본 발명의 일 실시예에 따른 TSV 커패시터(15)는 회로 기판(11)을 수직으로 관통하여 형성되므로 협소한 면적에서도 높은 커패시턴스를 얻을 수 있다. 따라서, 3차원 집적 회로의 전력 분배망(PDN) 구현시 상기 TSV 커패시터(15)가 적용되는 경우 높은 커패시턴스로 인하여 임피던스가 낮아지므로 효율적인 전력 분배가 가능하다. TSV 커패시터(15)는 제1 컨덕터 및 제2 컨덕터가 서로 다른 단자와 연결되어 커패시터 기능을 수행할 수 있다. 즉, 제1 컨덕터(110)는 전원 단자와 연결되고, 제2 컨덕터(150)는 접지 단자와 연결될 수 있다. 아니면, 제1 컨덕터(110)는 접지 단자와 연결되고, 제2 컨덕터(150)는 전원 단자와 연결될 수도 있다.
도 2b에는 도시되지 않았으나, 복수의 회로 기판을 전기적으로 연결하기 위해 TSV 커패시터의 상부 및/또는 하부에 솔더 범프가 구비될 수 있다. 상기 솔더 범프는 제1 컨덕터(110) 및 제2 컨덕터(150)를 전기적으로 분리시키는 구조를 포함할 수 있다. 즉, TSV 커패시터(15)로서의 기능을 하기 위해 제1 컨덕터(110)와 제2 컨덕터(150)는 각각 전원 단자와 접지 단자에 연결될 수 있다. 이 경우, 상기 솔더 범프는 제1 컨덕터(110)를 전원 단자에 연결하고, 제2 컨덕터(130)를 접지 단자에 연결하는 구조일 수 있다. 아니면, 상기 솔더 범프는 제1 컨덕터(110)를 접지 단자에 연결하고, 제2 컨덕터(130)를 전원 단자에 연결하는 구조일 수 있다.
도 3a를 참조하면, 두 개의 관통 실리콘 비아로 커패시터를 구현하는 경우의 측면 단면(25)이 나타나 있다. 두 개의 관통 실리콘 비아로 커패시터를 구현하는 경우, 커패시터의 전극을 이루는 두 개의 컨덕터(110)들 사이에 커패시턴스 성분(16, 18, 19)들뿐만 아니라 저항 성분(17)까지 존재하게 된다. 즉, 두 개의 컨덕터(110)들 사이에는 절연층(130), 회로 기판(11) 및 또다시 절연층(130)이 존재한다. 이 경우 두 개의 컨덕터에 각각 전원 전압(Vp)과 접지 전압(Vg)을 걸어 주는 경우, 절연층(130)들에 의해 컨덕터(130)들과 회로 기판(11) 사이에 커패시터 성분들(18, 19)이 존재하게 된다. 또한, 회로 기판(11)을 중심으로 절연층(130)들 사이에 존재하는 커패시터 성분(16) 및 저항 성분(17)이 존재한다. 회로 기판(11)을 구성하는 물질이 큰 저항 성분을 가지고 있기 때문이다. 따라서 도 3a의 커패시터 구조를 채용하는 경우, 전력 분배망(PDN) 상에서 임피던스를 낮추기 어렵게 된다.
도 3b는 본 발명의 일 실시예에 따른 TSV 커패시터의 커패시턴스 및 저항 성분을 설명하기 위한 도면이다.
도 3b를 참조하면, 전원 전압(Vp)은 TSV 커패시터의 내부에 형성되는 제1 컨덕터(110)에 연결 되고, 접지 전압(Vg)은 제1 컨덕터(110)의 외부에 형성되는 제2 컨덕터(150)에 연결될 수 있다. 실시예에 따라, 접지 전압(Vg)이 TSV 커패시터의 내부에 형성되는 제1 컨덕터(110)에 연결 되고, 전원 전압(Vp)은 제1 컨덕터(110)의 외부에 형성되는 제2 컨덕터(150)에 연결될 수도 있다. 따라서, 본 발명의 일 실시예에 따른 TSV 커패시터는, 도 3a에 도시된 TSV에 비하여, 커패시터의 두 전극 사이에 회로 기판(11)의 성분을 이루는 실리콘이 존재하지 않으므로 저항 성분(17)은 존재하지 않게 되며, 커패시터의 두 전극을 이루는 제1 컨덕터(110) 및 제2 컨덕터(150) 사이에 커패시턴스 성분만 존재하게 된다.
도 4는 본 발명의 일 실시예에 따른 TSV 커패시터의 커패시턴스 및 단면적을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15)의 측면 단면(30)이 도시되어 있다. 도 4에서, TSV 커패시터(15)의 제1 컨덕터(110)의 반지름은 'r'이고, 제1 절연층(130)의 두께는 'ti'이며, 제2 절연층의 두께는 'to'인 것으로 도시되어 있다. 또한 도시된 단면 영역에서 TSV 커패시터(15)의 길이는 'h'로 도시되어 있다. 'h'의 길이에 해당하는 TSV 커패시터(15)의 커패시턴스는 하기의 [수학식 1]의 관계를 만족할 수 있다.
[수학식 1]
Figure pat00001
여기서 C는 길이가 h인 TSV 커패시터(15)의 커패시턴스이고, ε0는 진공의 유전율(permittivity)이다. 또한, εr는 제1 절연층(130)의 상대 유전율(relative permittivity)이다.
여기서 상기 원형의 단면을 갖는 TSV 커패시터의 상부 단면의 면적은 하기의 [수학식 2]의 관계를 만족할 수 있다.
[수학식 2]
Figure pat00002
여기서 ATSV는 원형의 단면을 갖는 TSV 커패시터(15)의 상부 단면의 면적이다.
기존의 모스 커패시터(MOS capacitor)를 이용하면, 최신 공정의 경우 10 fF/μm2의 면적당 커패시턴스를 얻을 수 있다. 이에 비하여, 본 발명의 일 실시예에 따른 TSV 커패시터를 이용하는 경우, 비슷한 면적에서 더욱 높은 커패시턴스 값을 얻을 수 있다. 예를 들어, TSV 커패시터의 제1 컨덕터(110)의 반지름(r)이 5μm, 제1 절연층(130)의 두께(ti)가 0.05μm, 제1 절연층(130)의 유전율이 4.1, 제2 컨덕터(150)의 두께(to)가 0.1μm, TSV 커패시터(15)의 길이(h)가 100μm 인 경우 커패시턴스는 약 2.29pf이 된다. 또한 이 경우 27.51fF/μm2의 면적당 커패시턴스를 얻을 수 있다. 이를 기존의 모스 커패시터와 비교하면 2배 이상의 커패시턴스 값이 된다. TSV 커패시터를 사용 하는 경우에, 기존의 모스 커패시터 공정과 유사하게 고유전율의 물질로 제1 절연층(130)을 구성하거나, 제1 절연층(130)의 두께(ti)를 얇게 하는 방법으로 TSV 커패시터(15)의 커패시턴스를 더욱 높일 수 있다.
도 5a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15a)의 상부 단면(21)이 나타나 있다. 회로 기판(11)에 형성되는 TSV 커패시터(15a)는 제1 컨덕터(110), 제1 절연층(130), 제2 컨덕터(150) 및 제2 절연층(170)을 포함한다. 도 2a를 참조하여 설명한 바와 같이, 제1 컨덕터(110) 및 제2 컨덕터(150)는 제1 절연층(130)으로 인해 커패시터로 동작한다.
제1 컨덕터(110)는 TSV 커패시터(15a)의 제1 전극으로서 기능할 수 있다. 제1 컨덕터(110)는 도전 물질로 구성될 수 있으며, 따라서 다양한 금속 물질이 제1 컨덕터(110)를 구성하는 물질로 사용될 수 있다. 즉, 상기 제1 컨덕터(110)를 구성하는 물질은 구리, 알루미늄 및 텅스텐일 수 있으며, 다른 금속 물질 또한 제1 컨덕터(110)를 구성하는 데 사용될 수 있다. 또한 금속 물질 외에도 폴리 실리콘과 같은 전기 전도성이 양호한 물질이 제1 컨덕터(110)를 구성하는 데 사용될 수 있다.
제1 절연층(130)은 제1 컨덕터(110)와 제2 컨덕터(150) 사이에 위치하며, 절연 특성이 양호한 물질이 사용될 수 있다. 예를 들어, 제1 절연층(130)을 구성하는 물질은 산화 실리콘(SiO2)일 수 있으며, 또 다른 절연 특성이 양호한 물질이 사용될 수도 있다.
제2 컨덕터(150)는 TSV 커패시터(15a)의 제2 전극으로서 기능할 수 있다. 따라서 제1 컨덕터(110) 및 제2 컨덕터(150)는 각각 TSV 커패시터(15a)의 제1 전극 및 제2 전극으로서 기능할 수 있다. 제2 컨덕터(150)를 구성하는 물질은 제1 컨덕터(110)를 구성하는 물질과 동일할 수 있다. 따라서, 제2 컨덕터(150)를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나일 수 있다.
제2 절연층(170)은 TSV 커패시터(15a)의 제2 컨덕터(150) 외측면에 형성된다. 제2 절연층(170)이 존재하지 않아도 TSV 커패시터의 구현이 가능하나, 제2 절연층(170)을 추가함으로써 제2 컨덕터(150)가 회로 기판(11)과 직접 접촉하는 것을 방지할 수 있다. 즉, 제2 절연층(170)은 제2 컨덕터(150)와 회로 기판(11)이 직접 접촉하는 것을 방지하기 위해 제2 컨덕터(150)와 회로 기판(11) 사이에 형성될 수 있다. 이 경우, 제2 절연층(170)을 이루는 물질은 상기 제1 절연층(130)을 이루는 물질과 동일할 수 있다. 예를 들어, 제2 절연층(170)을 이루는 물질은 산화 실리콘(SiO2)일 수 있다.
도 5b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 5b를 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15b)의 측면 단면(31)이 도시되어 있다. 회로 기판(11) 사이에 형성되는 TSV 커패시터(15b)는 제1 컨덕터(110), 제1 절연층(130), 제2 컨덕터(150) 및 제2 절연층(170)을 포함한다. 도 5a를 참조하여 설명한 바와 같이, 제2 절연층(170)을 추가함으로써 제2 컨덕터(150)가 회로 기판(11)과 직접 접촉하는 것을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터(15b)는 상부 단면(22)을 관찰할 때 장방형의 단면을 포함할 수 있다. 도 1, 도 2a 및 도 5a에는 모두 원형의 단면을 갖고 동심원 형태로 제1 컨덕터, 제1 절연층 및 제2 컨덕터가 배치되는 TSV 커패시터가 도시되어 있으나, 실시예에 따라 TSV 커패시터는 다양한 형태의 단면을 가질 수 있으며, 따라서 장방형의 단면을 가질 수도 있다. 즉, 도1, 도 2a, 도 5a 및 도 6에 도시된 도면이 TSV 커패시터의 단면을 한정하는 것은 아니며, 필요에 따라 다양한 단면을 갖는 TSV 커패시터가 사용될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 TSV 커패시터의 상부 단면을 나타내는 단면도이다.
도 7a를 참조하면, 회로 기판(11) 상에 형성된 액티브 영역(14) 및 TSV 커패시터(15)의 상부 단면(23)이 도시되어 있다. 본 발명의 일 실시예에 따른 3차원 집적 회로의 TSV 커패시터(15)는 회로 기판(11) 상의 액티브 영역(14)이 형성되고 난 후의 여분의 공간에 배치된다. 집적 회로에 있어서 액티브 영역(14)은 밀도가 높게 배치되므로, TSV 커패시터(15)를 채용하기 위해서는 협소한 공간을 활용하여야 한다. 전력 분배망(PDN)의 임피던스를 낮추기 위해서는 TSV 커패시터(15)의 커패시턴스를 충분히 크게 하여야 한다. 따라서 집적 회로의 한정된 면적에서 TSV 커패시터(15) 커패시턴스를 높일 필요가 있다. 본 발명의 일 실시예에 따른 TSV 커패시터는, 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판(11)에 형성되는 액티브 영역(14)과 중첩되지 않도록 배치되는 상부 단면을 가지고, 상기 상부 단면보다 넓은 면적의 하부 단면을 포함할 수 있다. 즉, 본 발명의 일 실시예에 따른 TSV 커패시터(15c)는 상부와 하부의 단면적이 다른 구조를 가질 수 있다. TSV 커패시터(15c)는 상부 단면 및 하부 단면을 갖는데, 상기 상부 단면은 회로 기판(11)의 액티브 영역(14)들이 형성되는 회로 기판(11)의 일면에 액티브 영역(14)들 사이에 위치한다. 상기 하부 단면은 회로 기판(11)의 타면에 형성된다. 따라서, 상기 일면보다 상기 타면 상에서 TSV 커패시터(15c)의 단면이 형성될 수 있는 면적이 넓다. 본 발명의 일 실시예에 따른 TSV 커패시터(15c)는 회로 기판(11)의 상기 일면 및 타면 상의 단면들이 동일한 면적을 갖는 TSV 커패시터(15)와 비교할 때 상기 일면 상에서 동일한 면적을 사용하면서 TSV 커패시터(15)의 커패시턴스를 높일 수 있다.
도 7b는 본 발명의 일 실시예에 따른 TSV 커패시터의 측면 단면을 나타내는 단면도이다.
도 7b를 참조하면, 회로 기판(11) 상에 형성된 액티브 영역(14)들과 TSV 커패시터(15c)를 나타내는 측면 단면(33)이 도시되어 있다. 도 7b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 TSV 커패시터(15c)는 액티브 영역(14)들이 형성된 회로 기판(11)의 일면 상에서는 상대적으로 좁은 단면적을 갖고 회로 기판(11)의 타면 상에서는 액티브 영역(14)들이 형성되지 않으므로 상대적으로 넓은 단면적을 가진다. 따라서, 액티브 영역(14)들이 형성되지 않는 타면의 공간을 효율적으로 활용하는 동시에, 상기 일면 및 타면 상의 단면적이 동일한 TSV 커패시터(15)에 비하여 더욱 큰 커패시턴스를 얻을 수 있다.
도 8은 본 발명의 일 실시예에 따른 TSV 커패시터의 형성 방법을 나타내는 순서도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터를 형성하는 방법은, 3차원 집적 회로가 형성되는 회로 기판에 비아 홀(via hole)을 형성하는 단계(S110), 상기 비아 홀의 내측면에 제1 컨덕터를 증착하는 단계(S130), 상기 제1 컨덕터의 내측면에 제1 절연층을 증착하는 단계(S150) 및 상기 제1 절연층의 내측면에 제2 컨덕터를 충전하는 단계(S170)를 포함한다. 도 2a 내지 도 7b에서는 TSV 커패시터의 외부에 배치된 컨덕터를 제2 컨덕터, TSV 커패시터의 중심에 배치된 컨덕터를 제1 컨덕터라 명명하였으나, 상기 제1 및 제2 등의 용어는 상기 컨덕터들의 위치를 한정하려는 목적이 아니고 상기 컨덕터들을 서로 구별하려는 목적으로 사용되었으므로, 도 8을 참조하여 설명하는 내용이 도 2a 내지 도 7b를 참조하여 설명한 내용과 배치되는 것은 아니다.
3차원 집적 회로가 형성되는 회로 기판에 비아 홀(via hole)을 형성하는 단계(S110)는, 소형의 드릴납으로 회로 기판을 천공하는 방식으로 수행될 수 있다. 그러나 일반적으로 고밀도 집적 회로에 포함되는 비아 홀은 크기가 매우 작은데, 이 경우에는 드릴로 천공을 형성하는 기계적인 방법보다 레이저를 이용해 비아를 뚫는 방식이 더욱 적합할 수도 있다. 레이저로 천공된 비아는 비아 홀 안쪽에 일반적으로 낮은 표면 마감을 갖는다. 이 경우 비아 홀을 형성하는 레이저는 비아 홀의 깊이 또는 크기를 정밀하게 조절할 수 있다.
상기 비아 홀의 내측면에 제1 컨덕터를 증착하는 단계(S130)는, 레이저를 통해 천공된 비아 홀의 내부 측면 상에 컨덕터를 도포하는 방식으로 수행될 수 있다. 상기 컨덕터를 구성하는 물질이 금속 물질인 경우, 금속을 비아 홀 내부에 증착하기 위해 일반적으로 사용되는 방식인 박막 증착법이 이용될 수 있다. 즉, 이베포레이션(Evaporation) 증착법 또는 스퍼터링(Sputtering) 증착법이 사용될 수 있다. 그러나 제1 컨덕터는 금속 물질 외에도, 예를 들어 실리콘에 고농도로 불순물이 도핑된 폴리실리콘 등의 도전성 물질이 사용될 수 있으며, 따라서, 상기 비아 홀의 내측면에 제1 컨덕터를 증착하는 단계(S130)에는 상기 이베포레이션 증착법 또는 스퍼터링 증착법 외에도 다양한 증착 방법이 사용될 수 있다.
상기 제1 컨덕터의 내측면에 제1 절연층을 증착하는 단계(S150)는, 절연 물질을 상기 제1 컨덕터의 내측면에 증착시키는 방식으로 수행된다. 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의하여 절연층을 상기 제1 컨덕터의 내측면에 증착할 수 있다.
상기 제1 절연층의 내측면에 제2 컨덕터를 충전하는 단계(S170)를 거치면 본 발명의 일 실시예에 따른 TSV 커패시터가 형성될 수 있다. 도 8에 도시되지는 않았으나, 연마 공정 및 평탄화 공정 등을 포함한 다른 일반적인 공정들이 상기 TSV 커패시터의 형성 방법에 포함될 수 있다.
도 9는 본 발명의 일 실시예에 따른 TSV 커패시터의 형성 방법을 나타내는 순서도이다.
도 9을 참조하면, 본 발명의 일 실시예에 따른 TSV 커패시터를 형성하는 방법은, 3차원 집적 회로가 형성되는 회로 기판에 비아 홀을 형성하는 단계(S210), 상기 비아 홀의 내측면에 제1 절연층을 증착하는 단계(S230), 상기 제1 절연층의 내측면에 제1 컨덕터를 증착하는 단계(S250), 상기 제1 컨덕터의 내측면에 제2 절연층을 증착하는 단계(S270) 및 상기 제2 절연층의 내부에 제2 컨덕터를 충전하는 단계(S290)를 포함한다.
도 5a를 참조하여 설명한 바와 같이, 회로 기판 상의 실리콘과 TSV 커패시터의 일 전극을 형성하는 컨덕터를 직접 접촉하도록 하는 대신, 회로 기판 상의 실리콘과 TSV 커패시터의 상기 일 전극을 형성하는 컨덕터 사이에 절연층을 형성하여 주면 상기 컨덕터가 회로 기판과 직접 접촉하지 않으므로 상기 실리콘의 오염을 방지할 수 있다.
3차원 집적 회로가 형성되는 회로 기판에 비아 홀을 형성하는 단계(S210)는, 소형의 드릴납으로 회로 기판을 천공하는 방식으로 수행될 수 있다. 그러나 일반적으로 고밀도 집적 회로에 포함되는 비아 홀은 크기가 매우 작은데, 이 경우에는 드릴로 천공을 형성하는 기계적인 방법보다 레이저를 이용해 비아를 뚫는 방식이 더욱 적합할 수도 있다. 레이저로 천공된 비아는 비아 홀 안쪽에 일반적으로 낮은 표면 마감을 갖는다. 이 경우 비아 홀을 형성하는 레이저는 비아 홀의 깊이 또는 크기를 정밀하게 조절할 수 있다.
상기 비아 홀의 내측면에 제1 절연층을 증착하는 단계(S230)는, 절연 물질을 레이저를 통해 천공된 비아 홀의 내부 측면 상에 증착시키는 방식으로 수행된다. 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의하여 절연층을 상기 비아 홀의 내측면에 증착할 수 있다.
상기 제1 절연층의 내측면에 제1 컨덕터를 증착하는 단계(S250)는, 상기 제1 절연층의 내부 측면 상에 컨덕터를 도포하는 방식으로 수행될 수 있다. 상기 컨덕터를 구성하는 물질이 금속 물질인 경우, 금속을 상기 제1 절연층의 내부에 증착하기 위해서는 일반적으로 사용되는 방식인 박막 증착법이 이용될 수 있다. 즉, 이베포레이션(Evaporation) 증착법 또는 스퍼터링(Sputtering) 증착법이 사용될 수 있다. 그러나 제1 컨덕터는 금속 물질 외에도, 예를 들어 실리콘에 고농도로 불순물이 도핑된 폴리실리콘 등의 도전성 물질이 사용될 수 있으며, 따라서, 상기 제1 절연층의 내측면에 제1 컨덕터를 증착하는 단계(S250)에는 상기 이베포레이션 증착법 또는 스퍼터링 증착법 외에도 다양한 증착 방법이 사용될 수 있다.
상기 제1 컨덕터의 내측면에 제2 절연층을 증착하는 단계(S270)는, 상기 비아 홀의 내측면에 제1 절연층을 증착하는 단계(S230)와 유사하게, 절연 물질을 상기 제1 컨덕터의 내측면에 증착시키는 방식으로 수행된다. 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등에 의하여 절연층을 상기 제1 컨덕터의 내측면에 증착할 수 있다.
상기 제2 절연층의 내부에 제2 컨덕터를 충전하는 단계(S290)는, 도 8에서 제1 절연층의 내부에 제2 컨덕터를 충전하는 단계(S170)와 유사하게 수행될 수 있다. 상기 상기 제2 절연층의 내부에 제2 컨덕터를 충전하는 단계(S290)를 거치면 본 발명의 일 실시예에 따른 TSV 커패시터가 형성될 수 있다. 도 9에 도시되지는 않았으나, 연마 공정 및 평탄화 공정 등을 포함한 다른 일반적인 공정들이 상기 TSV 커패시터의 형성 방법에 포함될 수 있다.
도 8에서는, 제1 절연층이 제1 컨덕터 및 제2 컨덕터 사이에 배치되는 것으로 설명하였으나, 도 9에서는 제1 절연층은 제1 컨덕터 외부에 위치하고, 제2 절연층이 제1 컨덕터 및 제2 컨덕터 사이에 위치하게 된다. 전술한 바와 같이, 상기 제1 및 제2 등의 용어는 상기 컨덕터들의 위치를 한정하려는 목적이 아니고 상기 컨덕터들을 서로 구별하려는 목적으로 사용되었으므로, 도 9를 참조하여 설명하는 내용이 도 2a 내지 도 7b 및 도 8을 참조하여 설명한 내용과 배치되는 것은 아니다.
도 10은 커패시터의 존재에 따른 전력 분배망(PDN)의 임피던스 변화를 나타내는 도면이다.
도 10을 참조하면, 커패시터가 없는 경우(CASE 1) 및 커패시터가 있는 경우(CASE 2)의 3차원 집적 회로의 전력 분배망(PDN)의 임피던스가 각각 도시되어 있다. 도 10에 도시된 바와 같이, 커패시터가 존재하면 전력 분배망(PDN)의 임피던스가 낮아진다. 회로의 동작 주파수가 고주파로 올라가고, 더 많은 전류를 소모하게 되면서 전력 분배망(PDN)은 고주파 영역에서도 낮은 임피던스를 유지할 필요성이 있다. 한편, 패키지나 보드에 실장되는 커패시터는 인덕턴스 때문에 높은 주파수에서 낮은 임피던스를 유지할 수 없어 실제 전류를 소모하는 칩 내부에 커패시턴스를 구현하여 사용한다. 이를 위하여 일반적으로 칩 내부에 모스 커패시터를 추가하여 전력 분배망(PDN)의 원하는 임피던스를 얻게 된다. 이 경우 원하는 임피던스를 만족하기 위해서는 고용량의 커패시터가 필요하고 따라서 칩의 많은 부분에 모스 커패시터가 배치되면 칩 면적의 낭비가 심하게 된다. 이는 결국 회로의 성능 열화 또는 가격 상승으로 이어지게 된다. 본 발명의 일 실시예에 따른 TSV 커패시터를 사용하는 경우, 적은 면적으로도 높은 커패시턴스를 얻을 수 있기 때문에 기존의 방법에 비하여 효율적으로 낮은 임피던스를 갖는 전력 분배망(PDN)을 구현할 수 있다.
본 발명은 임의의 3차원 집적 회로, 반도체 회로 등에 유용하게 이용될 수 있다. 특히 본 발명은 낮은 소모 전력을 위해 높은 커패시턴스를 필요로 하는 휴대용 전자 장치, 메모리 회로, 비메모리 회로 등에 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판을 관통하고 전원 단자에 연결되는 제1 컨덕터;
    상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제1 절연층; 및
    상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하고 접지 단자에 연결되는 제2 컨덕터를 포함하는 관통 실리콘 비아(TSV) 커패시터.
  2. 제1 항에 있어서, 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함하는 것을 특징으로 하는 TSV 커패시터.
  3. 제1 항에 있어서, 상기 TSV 커패시터의 단면은 원형인 것을 특징으로 하는 TSV 커패시터.
  4. 제1 항에 있어서, 상기 TSV 커패시터의 단면은 장방형인 것을 특징으로 하는 TSV 커패시터.
  5. 제1 항에 있어서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나인 것을 특징으로 하는 TSV 커패시터.
  6. 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판을 관통하고 접지 단자에 연결되는 제1 컨덕터;
    상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제1 절연층; 및
    상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하고 전원 단자에 연결되는 제2 컨덕터를 포함하는 관통 실리콘 비아(TSV) 커패시터.
  7. 제6 항에 있어서, 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함하는 것을 특징으로 하는 TSV 커패시터.
  8. 3차원 집적 회로가 형성되는 적어도 하나의 회로 기판의 일면에 형성되는 액티브 영역과 중첩되지 않도록 상기 일면에 형성되는 상부 단면 및 상기 회로 기판의 타면에 형성되는, 상기 상부 단면 보다 넓은 면적의 하부 단면을 구비하고 상기 적어도 하나의 회로 기판을 관통하는 제1 컨덕터;
    상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제1 절연층; 및
    상기 제1 절연층의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 컨덕터를 포함하는 관통 실리콘 비아(TSV) 커패시터.
  9. 제8 항에 있어서, 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함하는 것을 특징으로 하는 TSV 커패시터.
  10. 제8 항에 있어서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나인 것을 특징으로 하는 TSV 커패시터.
  11. 적어도 하나의 회로 기판을 포함하는 3차원 집적 회로에 있어서, 상기 회로 기판은 적어도 하나 이상의 관통 실리콘 비아(TSV) 커패시터를 포함하고, 상기 TSV 커패시터는,
    상기 적어도 하나의 회로 기판을 관통하는 제1 컨덕터;
    상기 제1 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제1 절연층; 및
    상기 제1 절연층 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 컨덕터를 포함하는 3차원 집적 회로.
  12. 제11 항에 있어서, 상기 TSV 커패시터는 상기 제2 컨덕터의 외측면에 위치하여 상기 적어도 하나의 회로 기판을 관통하는 제2 절연층을 더 포함하는 것을 특징으로 하는 3차원 집적 회로.
  13. 3차원 집적 회로가 형성되는 회로 기판에 비아 홀(via hole)을 형성하는 단계;
    상기 비아 홀의 내측면에 제1 컨덕터를 증착하는 단계;
    상기 제2 컨덕터의 내측면에 제1 절연층을 증착하는 단계; 및
    상기 제1 절연층의 내부에 제2 컨덕터를 충전하는 단계를 포함하는 TSV 커패시터 형성 방법.
  14. 제13 항에 있어서, 상기 제1 컨덕터 및 제2 컨덕터를 구성하는 물질은 각각 구리, 알루미늄, 텅스텐 및 폴리 실리콘 중 어느 하나인 것을 특징으로 하는 TSV 커패시터.
  15. 3차원 집적 회로가 형성되는 회로 기판에 비아 홀을 형성하는 단계;
    상기 비아 홀의 내측면에 제1 절연층을 증착하는 단계;
    상기 제1 절연층의 내측면에 제1 컨덕터를 증착하는 단계;
    상기 제1 컨덕터의 내측면에 제2 절연층을 증착하는 단계; 및
    상기 제2 절연층의 내부에 제2 컨덕터를 충전하는 단계를 포함하는 TSV 커패시터 형성 방법.
KR1020100131097A 2010-12-21 2010-12-21 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로 KR20120069797A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100131097A KR20120069797A (ko) 2010-12-21 2010-12-21 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100131097A KR20120069797A (ko) 2010-12-21 2010-12-21 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로

Publications (1)

Publication Number Publication Date
KR20120069797A true KR20120069797A (ko) 2012-06-29

Family

ID=46687789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100131097A KR20120069797A (ko) 2010-12-21 2010-12-21 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로

Country Status (1)

Country Link
KR (1) KR20120069797A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028450A1 (en) * 2013-07-25 2015-01-29 Jae-hwa Park Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
CN107402593A (zh) * 2017-08-10 2017-11-28 宁波大学 一种基于硅通孔阵列的无片外电容ldo电路
US20180269276A1 (en) * 2015-09-23 2018-09-20 Nanyang Technological University Semiconductor devices and methods of forming the same
WO2022092449A1 (ko) * 2020-10-30 2022-05-05 서울과학기술대학교 산학협력단 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028450A1 (en) * 2013-07-25 2015-01-29 Jae-hwa Park Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
US9691684B2 (en) * 2013-07-25 2017-06-27 Samsung Electronics Co., Ltd. Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
US20180269276A1 (en) * 2015-09-23 2018-09-20 Nanyang Technological University Semiconductor devices and methods of forming the same
US10950689B2 (en) * 2015-09-23 2021-03-16 Nanyang Technological University Semiconductor device with a through-substrate via hole having therein a capacitor and a through-substrate via conductor
CN107402593A (zh) * 2017-08-10 2017-11-28 宁波大学 一种基于硅通孔阵列的无片外电容ldo电路
WO2022092449A1 (ko) * 2020-10-30 2022-05-05 서울과학기술대학교 산학협력단 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법

Similar Documents

Publication Publication Date Title
US7960773B2 (en) Capacitor device and method for manufacturing the same
US7339277B2 (en) Semiconductor device having passive component and support substrate with electrodes and through electrodes passing through support substrate
US9660016B2 (en) Method of manufacturing a capacitor
CN105514093B (zh) 基于硅通孔技术的半导体电容器及其制造方法、封装结构
US8446016B2 (en) Chip stack package
KR100804596B1 (ko) 반도체장치
US9029984B2 (en) Semiconductor substrate assembly
US7884458B2 (en) Decoupling capacitor, wafer stack package including the decoupling capacitor, and method of fabricating the wafer stack package
CN110060982B (zh) 用于中介片的电容器及其制造方法
US11398545B2 (en) Single-mask, high-q performance metal-insulator-metal capacitor (MIMCAP)
KR20100076502A (ko) 반도체 장치 및 그를 포함하는 반도체 패키지
CN114520219A (zh) 半导体封装
KR20120069797A (ko) 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로
US20240222263A1 (en) Capacitor component and semiconductor package including capacitor component
US10714419B2 (en) Non-planar metal-insulator-metal capacitor formation
CN115312504A (zh) 中间结构、封装结构及中间结构的制造方法
TWI832249B (zh) 電容結構、半導體結構及其製造方法
JP7222481B2 (ja) 半導体装置
US20220238430A1 (en) Capacitor structure, semiconductor structure, and method for manufacturing thereof
TWI518864B (zh) 變容器
CN106952895B (zh) 一种mim电容器结构的制造方法
TW202230653A (zh) 具有經整合構件之電子構件封裝件
KR20120078686A (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application