CN210039941U - 一种串并联式芯片电容器 - Google Patents
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Abstract
本实用新型涉及电子元件技术领域，公开了一种串并联式芯片电容器，包括第一多层芯片电容器组以及与第一多层芯片电容器组并联连接的第二多层芯片电容器组，所述第一多层芯片电容器组和第二多层芯片电容器组均设置有上电极和下电极，所述第一多层芯片电容器组和第二多层芯片电容器组的下电极连接为整体作为接地电极，所述第一多层芯片电容器组和第二多层芯片电容器组的上电极分别引出作为正极和负极。本实用新型将两只或者多只多层芯片电容器集成于一只芯片电容器中，通过上电极的图形化导线连接，在一只芯片电容器中实现多只电容器组成的串并联功能，降低安装面积，缩小占用空间，提高安装后性能的一致性。
Description
技术领域
本实用新型涉及电子元件技术领域，具体而言，涉及一种串并联式芯片电容器。
背景技术
多层芯片瓷介电容器为多层内电极错位排列形成的并联式电容器，其具有容量大，体积小等优点。如图1所示，多层芯片瓷介电容器包括陶瓷介质体1、内部电极2和外部电极3，内部电极2为并联结构。电容器并联容量为每个并联结构的容量相加，其公式为：C＝C1+C2+C3+……Cn；电容器的电量为:Q＝Q1+Q2+Q3+……Qn；各个电容器上的电压相同：U1＝U2＝U3＝……＝Un。通过以上公式可知，多层芯片电容器可通过多个内电极的并联实现芯片电容器的大容量，小体积目的。在某些特殊的应用要求下需要电容器耐电压较高，且高于瓷介电容器的击穿电压时，通常将两只或者多只多层芯片电容器进行串联安装。如图2所示，两只多层芯片电容器同时焊接或粘接在基底4材料上，基底材料为导电金属等，两只多层芯片的顶部外电极采用金丝或铜丝导线5焊接后分别引为正负极。根据电容串联的特点，其电容公式为：1/C＝1/C1+1/C2+1/C3+…+1/Cn；电容器的电量为:Q＝Q1＝Q2＝Q3＝……Qn；因此，通过串联电容器，电容器的耐电压就可以得到提高。
但是，当两只多层芯片电容串联时，多层芯片电容器的电容量降低，为解决上述问题，可将已串联的芯片电容器进行并联。如图3所示，多只多层芯片电容同时焊接或粘接在基底4材料上，基底材料为导电金属等，多层芯片的顶部外电极采用金丝或铜丝导线5焊接后按照设计要求分别引为正负极，完成串并联设计，其等效电路图如图4所示。
采用上述方法串联或并联多只芯片电容器时，每只芯片电容器分别通过共晶焊接、导电胶粘接等方式在安装面上安装，每只芯片电容器的底电极还需要通过预先制备的底部电极相连接，这种方法的缺陷是安装面积较大，占用过大空间。另外，不同芯片电容器安装至一个平面上，安装工序中的微小差异都会导致芯片电容器之间的性能变化，不能保证一致性，导致较大的性能差异。
实用新型内容
本实用新型提供一种串并联式芯片电容器，将上述电容器的连接结构集成于一个芯片中，可有效降低安装面积，使产品安装后性能一致性提高。
本实用新型采用的技术方案为：一种串并联式芯片电容器，包括第一多层芯片电容器组以及与第一多层芯片电容器组并联连接的第二多层芯片电容器组，所述第一多层芯片电容器组和第二多层芯片电容器组均设置有上电极和下电极，所述第一多层芯片电容器组和第二多层芯片电容器组的下电极连接为整体作为接地电极，所述第一多层芯片电容器组和第二多层芯片电容器组的上电极分别引出作为正极和负极。
进一步的，所述第一多层芯片电容器组包括第一多层芯片电容器以及与第一多层芯片电容器串联连接的第二多层芯片电容器，所述第二多层芯片电容器组包括第三多层芯片电容器以及与第三多层芯片电容器串联连接的第四多层芯片电容器，所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器的下电极连接为整体作为接地电极，所述第一多层芯片电容器的上电极与第二多层芯片电容器的上电极通过图形化导线连接，所述第三多层芯片电容器的上电极与第四多层芯片电容器的上电极通过图形化导线连接。
进一步的，所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器呈直线排布。
进一步的，所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器呈正方形排布。
本实用新型的有益效果是：
本实用新型将两只或者多只多层芯片电容器集成于一只芯片电容器中，通过上电极的图形化导线连接，在一只芯片电容器中实现多只电容器组成的串并联功能，降低安装面积，缩小占用空间，提高产品安装后性能的一致性。
附图说明
图1为现有的多层芯片瓷介电容器的结构示意图；
图2为现有技术中两只多层芯片电容器安装连接结构示意图；
图3为现有技术中多只多层芯片电容器安装连接结构示意图；
图4为图3所示连接结构的等效电路图；
图5为本实用新型的结构示意图；
图6为本实用新型的上电极连接示意图一；
图7为本实用新型的上电极连接示意图二。
附图标记：10-第一多层芯片电容器，11-下电极，12-上电极，20-第二多层芯片电容器，30-第三多层芯片电容器，40-第四多层芯片电容器，50-图形化导线。
具体实施方式
为使本实用新型目的、技术方案和优点更加清楚，下面结合附图对本实用新型实施例中的技术方案进行清楚、完整地描述。
一种串并联式芯片电容器，包括第一多层芯片电容器组以及与第一多层芯片电容器组并联连接的第二多层芯片电容器组，所述第一多层芯片电容器组和第二多层芯片电容器组均包括一只或者多只串联连接的多层芯片电容器。所述第一多层芯片电容器组和第二多层芯片电容器组均设置有上电极和下电极，所述第一多层芯片电容器组和第二多层芯片电容器组的下电极连接为整体作为接地电极，所述第一多层芯片电容器组和第二多层芯片电容器组的上电极分别引出作为正极和负极。
参照图5至图7，本实施例中，所述第一多层芯片电容器组包括第一多层芯片电容器10以及与第一多层芯片电容器10串联连接的第二多层芯片电容器20，所述第二多层芯片电容器组包括第三多层芯片电容器30以及与第三多层芯片电容器30串联连接的第四多层芯片电容器40，所述第一多层芯片电容器10、第二多层芯片电容器20、第三多层芯片电容器30和第四多层芯片电容器40均包括上电极12和下电极11。所述第一多层芯片电容器10的上电极12与第二多层芯片电容器20的上电极12通过图形化导线50连接，所述第三多层芯片电容器30的上电极12与第四多层芯片电容器40的上电极12通过图形化导线50连接。所述第一多层芯片电容器10、第二多层芯片电容器20、第三多层芯片电容器30和第四多层芯片电容器40的下电极11连接为整体作为接地电极。本实用新型将两只或者多只多层芯片电容器集成于一只芯片电容器中，通过上电极的图形化导线连接，在一只芯片电容器中实现多只电容器组成的串并联功能。安装过程中，将该串并联式芯片电容器的下电极11直接与集成电路板焊接，将上电极12接入对应的集成电路，即可完成安装。与现有技术相比，本实用新型无需通过共晶焊接、导电胶粘接等方式来安装，无需预先制备导电基底，降低了安装面积，缩小占用空间，提高了安装后性能的一致性。
参照图6，本实施例中，所述第一多层芯片电容器10、第二多层芯片电容器20、第三多层芯片电容器30和第四多层芯片电容器40呈直线排布，适用于线型安装空间。
参照图7，作为另一种实施方式，所述第一多层芯片电容器10、第二多层芯片电容器20、第三多层芯片电容器30和第四多层芯片电容器40呈正方形排布，以适用于矩形安装空间。
以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (4)
1.一种串并联式芯片电容器，其特征在于：包括第一多层芯片电容器组以及与第一多层芯片电容器组并联连接的第二多层芯片电容器组，所述第一多层芯片电容器组和第二多层芯片电容器组均设置有上电极和下电极，所述第一多层芯片电容器组和第二多层芯片电容器组的下电极连接为整体作为接地电极，所述第一多层芯片电容器组和第二多层芯片电容器组的上电极分别引出作为正极和负极。
2.根据权利要求1所述的串并联式芯片电容器，其特征在于：所述第一多层芯片电容器组包括第一多层芯片电容器以及与第一多层芯片电容器串联连接的第二多层芯片电容器，所述第二多层芯片电容器组包括第三多层芯片电容器以及与第三多层芯片电容器串联连接的第四多层芯片电容器，所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器的下电极连接为整体作为接地电极，所述第一多层芯片电容器的上电极与第二多层芯片电容器的上电极通过图形化导线连接，所述第三多层芯片电容器的上电极与第四多层芯片电容器的上电极通过图形化导线连接。
3.根据权利要求2所述的串并联式芯片电容器，其特征在于：所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器呈直线排布。
4.根据权利要求2所述的串并联式芯片电容器，其特征在于：所述第一多层芯片电容器、第二多层芯片电容器、第三多层芯片电容器和第四多层芯片电容器呈正方形排布。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920973547.8U CN210039941U (zh) | 2019-06-26 | 2019-06-26 | 一种串并联式芯片电容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920973547.8U CN210039941U (zh) | 2019-06-26 | 2019-06-26 | 一种串并联式芯片电容器 |
Publications (1)
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|---|---|
| CN210039941U true CN210039941U (zh) | 2020-02-07 |
Family
ID=69348845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201920973547.8U Active CN210039941U (zh) | 2019-06-26 | 2019-06-26 | 一种串并联式芯片电容器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN210039941U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114023720A (zh) * | 2021-10-12 | 2022-02-08 | 广芯微电子（广州）股份有限公司 | 一种链式网状电容结构及其构建方法、布局方法 |
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2019
- 2019-06-26 CN CN201920973547.8U patent/CN210039941U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114023720A (zh) * | 2021-10-12 | 2022-02-08 | 广芯微电子（广州）股份有限公司 | 一种链式网状电容结构及其构建方法、布局方法 |
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