CN114023720A - 一种链式网状电容结构及其构建方法、布局方法 - Google Patents

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Abstract

本发明公开了一种链式网状电容结构及其构建方法、布局方法，链式网状电容结构布局封装于芯片内部，包括：多个接地线路层、多个工作电压线路层和多个电容；所述接地线路层与所述工作电压线路层依次交替平行排列，且相邻的接地线路层与工作电压线路层之间的间隔区域为电容安装区域；每个所述电容安装区域中分别设置有若干个电容，且在同一电容安装区域中相邻的两个电容之间的间隙为电容间隙；链式网状电容结构通过环形结构布局或网路结构布局来对芯片进行版图布局，从而完成芯片的封装。本发明能解决现有技术中造成芯片面积浪费的问题，并通过芯片内部来消除电磁或静电对芯片性能的影响，从而提升芯片的性能。

Description

一种链式网状电容结构及其构建方法、布局方法
技术领域
本发明属于集成电路领域，特别涉及一种链式网状电容结构及其构建方法、布局方法。
背景技术
随着时代的发展，电子应用类的产品层出不穷，应用的场景各式各样，一般来说绝大部分的应用都是在正常环境下使用，但有时候也会应用于较高的电磁环境干扰环境下。而在这种情况下，保证电子产品中的芯片不仅能够工作，还能发挥稳定的功能，是本领域技术人员急需解决的，并且随着半导体工艺到达深亚微纳米工艺时，芯片特征尺寸越来越小，器件就更容易收到外界的干扰，因此本领域技术人员有动机去寻找能够更加有效地通过后端布局设计来提高芯片保护的方法。
现有技术中，应用于高电子辐射或高电磁干扰环境下的芯片，市面上普遍采用的是陶瓷封装的形式，虽然此种方法能够有效的屏蔽或绝缘芯片内部电路与芯片外部的高电磁环境，但采用陶瓷封装的代价就是需要芯片内部垫片的增加，并由于封装形式的需要，会有额外增加芯片面积的可能性。
为了解决现有技术中陶瓷封装造成芯片面积浪费而导致成本的增加的问题，以及更好的通过芯片内部来降低或消除电磁对芯片内部电路功能或性能的影响，本领域技术人员有动机开发一种链式网状电容结构及其构建方法、布局方法。
发明内容
本发明所要解决的技术问题在于，提供一种链式网状电容结构及其构建方法、布局方法，解决了现有技术中造成芯片面积浪费导致成本的增加，并通过芯片内部来消除电磁对芯片性能的影响。
为了解决上述技术问题，本发明提供了一种链式网状电容结构，布局封装于芯片内部，包括：多个接地线路层、多个工作电压线路层和多个电容；
所述接地线路层与所述工作电压线路层依次交替平行排列，且接地线路层与工作电压线路层之间的间隔区域为电容安装区域；
每个所述电容安装区域中分别设置有若干个电容，且在同一电容安装区域中相邻的两个电容之间的间隙为电容间隙；其中，所有所述电容间隙大小相同；
所有所述电容均为PMOS晶体管或均为NMOS管。
进一步地，当所有所述电容均为PMOS晶体管时，所述电容安装区域中的接地线路层分别与其内部的各PMOS晶体管的栅极连接，所述电容安装区域中的工作电压线路层分别与其内部的各PMOS晶体管的源极和漏极连接。
进一步地，当所述多个电容均为NMOS晶体管时，所述电容安装区域中的接地线路层分别与其内部的各NMOS晶体管的栅极连接，所述电容安装区域中的工作电压线路层分别与其内部的各NMOS晶体管的源极和漏极连接。
进一步地，所有所述电容还可以均为金属电容；
其中，所述电容安装区域中的接地线路层分别于其内部的各金属电容的第一端连接，所述电容安装区域中的工作电压线路层分别与其内部的各金属电容的第二端连接。
进一步地，任意一个电容安装区域中的电容均与相邻的电容安装区域中的电容对齐或错位排列。
进一步地，任意一个电容安装区域中的电容均与相隔一个电容安装区域的电容对齐排列。
同时，本发明实施例还提供一种链式网状电容结构的构建方法，所述构建方法用于构建本发明实施例所述的一种链式网状电容结构，具体为：
根据预设的线路层数，依次对接地线路层与工作电压线路层进行交替平行排列；其中，相邻的接地线路层与工作电压线路层之间的间隔区域为电容安装区域；
根据预设的相邻电容间隙，依次将电容安装于所述电容安装区域中，从而生成链式网状电容结构；其中，所有所述电容均为NMOS晶体管、或均为PMOS晶体管、或均为金属电容。
本发明实施例还提供一种链式网状电容结构的布局方法，由本发明实施例所述的一种链式网状电容结构来实现，具体为：
所述链式网状电容结构通过环形结构布局或网路结构布局对芯片进行版图布局，从而完成芯片的封装。
进一步地，所述链式网状电容结构通过环形结构布局对芯片进行版图布局，具体为：
所述链式网状电容结构在芯片与输入输出板之间的环形结构进行版图布局。
进一步地，所述链式网状电容结构通过网路结构布局对芯片进行版图布局，具体为：
所述链式网状电容结构在芯片内部的内核电源环或电源网路进行版图布局。
实施本申请实施例，具有如下的有益效果：
本发明能够通过采用链式网状电容结构，对芯片整体的抵抗电磁干扰的性能得到了大幅度的提升，同时也避免了单个电容被破坏后导致整体性能被破坏的情况，并且由于电容间隙的存在，使得该链式网状电容结构能够应用于高低功耗的电路设计，有效地起到了层层保护的作用，并且有效屏蔽芯片外围噪声粒子的干扰和消除介于接地线路层与工作电压线路层之间的静电移动离子。
附图说明
图1是本发明实施例提供的一种链式网状电容结构的结构图；
图2是本发明实施例提供的PMOS晶体管连接方式的结构图；
图3是本发明实施例提供的一种链式网状电容结构中的结构说明图；
图4是本发明实施例提供的一种单排式电容结构的结构图；
图5是本发明实施例提供的一种多排整列式电容结构的结构图；
图6是本发明实施例提供的一种链式网状电容结构的环形结构布局示意图；
图7是本发明实施例提供的一种链式网状电容结构的网路结构布局示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下将结合本发明中的附图，对本发明实施例中的技术方案进行进一步详细说明。显然，此所描述的实施例仅是本发明一部分实施例，而不是全部实施例，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所用其他实施例，都属于本发明保护的范围。
现在将参照说明书附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，说明书附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相比于其他电子元器件有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域的普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步的讨论。
第一实施例。
请参阅图1，其是本发明实施例提供的一种链式网状电容结构，包括：多个接地线路层1、多个工作电压线路层2和多个电容3。
接地线路层1与工作电压线路层2依次交替平行排列，且接地线路层1与工作电压线路层2之间的间隔区域为电容安装区域4。
接地线路层、工作电压线路层与电容数量可依据实际生产工艺需求进行确定；同时接地线路层与工作电压线路层层排列构成的电容安装区域也是依据实际生产工艺需求进行确定。
接地线路层1即为电线接地公共端(GND)，工作电压线路层2即为工作电压输入端(VCC)，接地线路层1与工作电压线路层2依次交替平行排列后中间的间隔区域即为电容安装区域4，接地线路层1与工作电压线路层2之间的间隔区域大小依据实际电容小大工艺生产来决定，但每个接地线路层1与工作电压线路层2之间的间隔区域大小相同。
每个电容安装区域4中分别设置有若干个电容3，且在同一电容安装区域4中相邻的两个电容3之间的间隙为电容间隙5；其中，所有电容间隙5大小相同；上述所有电容3均为PMOS晶体管。
如图2所述，电容安装区域4中的接地线路层1分别与其内部的各PMOS晶体管的栅极301连接，电容安装区域4中的工作电压线路层2分别与其内部的各PMOS晶体管的源极302和漏极303连接。
PMOS晶体管在等效作为一个电容器件时，PMOS晶体管的源极302和漏极303并没有严格的要求，及其位置是可互换的。
在另外的实施例中，电容3也可以为NMOS晶体管或金属电容，其具体的连接方式请参考第二实施例或第三实施例。
进一步地，任意一个电容安装区域中的电容均与相邻的电容安装区域中的电容对齐或错位排列。
例如，在本实施例中，请参阅图3，所提供的链式网状结构有电容安装区域410、420、430以及440共四层；在电容安装区域410中的电容311与其相邻的电容安装区域420中的电容321对齐或错位排列，且由于在同一电容安装区域中每相邻的两个电容之间的间隙大小相同，因此电容安装区域410中的所有电容与电容安装区域420中的所有电容都存在对齐或错位的排列；同理，对于其他电容安装区域中的电容位置皆按照上述排列方式进行排列。
进一步地，任意一个电容安装区域中的电容均与相隔一个电容安装区域的电容对齐排列。
例如，在本实施例中，请参阅图3，所提供的链式网状结构有电容安装区域410、420、430以及440共四层；在电容安装区域410中的电容311与其相隔一个电容安装区域的电容安装区域430中的电容331对齐排列，且由于在同一电容安装区域中每相邻的两个电容之间的间隙大小相同，因此电容安装区域410中的所有电容与电容安装区域430中的所有电容都存在对齐的排列；同理，对于其他电容安装区域中的电容位置皆按照上述排列方式进行排列。
在另一实施例中，请参阅图4，还存在单排式电容结构；其中，接地线路层与工作电压线路层依次交替平行排列，且接地线路层与工作电压线路层之间的间隔区域为电容安装区域，每一电容安装区域的电容位置都是固定的，每相邻电容安装区域的电容都是起独立的作用，但这种单排式结构很容易因为个别电容被破坏后导致整体性的破坏。
在另一实施例中，请参阅图5，还存在多排整列式电容结构；其中，接地线路层与工作电压线路层依次交替平行排列，且接地线路层与工作电压线路层之间的间隔区域为电容安装区域，电容在每个电容安装区域紧密排列，且相邻电容安装区域中的电容对齐排列。这种多排整列式电容结构解决了单排式电容结构容易因个别电容被破坏后导致整体性的破坏的问题，单此种结构将会带来过多的功耗，对于低功耗电路设计来说，多排整列式电容结构是不友好的结构布局方式。
第二实施例。
在本实施例中，所有电容均为NMOS晶体管；电容安装区域中的接地线路层分别与其内部的各NMOS晶体管的栅极连接，电容安装区域中的工作电压线路层分别与其内部的各NMOS晶体管的源极和漏极连接。
NMOS晶体管在等效作为一个电容器件时，NMOS晶体管的源极和漏极并没有严格的要求，及其位置是可进行互换。
在本实施例中，其余结构均与第一实施例相同，此处则不作重复说明。
第三实施例。
在本实施例中，所有电容均为金属电容；电容安装区域中的接地线路层分别于其内部的各金属电容的第一端连接，所述电容安装区域中的工作电压线路层分别与其内部的各金属电容的第二端连接。
在本实施例中，其余结构均与第一实施例相同，此处则不作重复说明。
同时，本发明实施例还提供一种链式网状电容结构的构建方法，所述构建方法用于构建本发明实施例所述的一种链式网状电容结构，具体为：
根据预设的线路层数，依次对接地线路层与工作电压线路层进行交替平行排列；其中，相邻的接地线路层与工作电压线路层之间的间隔区域为电容安装区域。
根据预设的相邻电容间隙，依次将电容安装于所述电容安装区域中，从而生成链式网状电容结构；其中，所有所述电容均为NMOS晶体管、或均为PMOS晶体管、或均为金属电容。
预设的线路层数、电容安装区域的宽度大小与预设的相邻电容间隙由实际生产工艺来确定，在不同的半导体芯片制程该预设的线路层数、电容安装区域的宽度与预设的相邻电容间隙可以进行相应的调整。
同时，本发明实施例还提供一种链式网状电容结构的布局方法，由本发明实施例提供的链式网状电容结构来实现，具体为：
所述链式网状电容结构通过环形结构布局或网路结构布局对芯片进行版图布局，从而完成芯片的封装。
在本实施例中，链式网状电容结构不受宽度和面积区域的限制，包括但不限于应用在芯片中的各个模块周围、芯片四周或芯片局部需要保护的特殊器件与区域。
进一步地，在本实施例中，请参阅图6，其为环形结构布局示意图，链式网状电容结构在芯片与输入输出板之间的环形结构进行版图布局。
在本实施例中，链式网状电容结构(CAPARRAY)设置于芯片Core与芯片管脚601(IOPAD)和芯片转角602(IOCorner)之间。
这种布局方式能够有效的全封闭保护Core区域的电路，并且可以针对局部保护的需求再进行局部的包围。
进一步地，在本实施例中，请参阅图7，其为链式网状电容结构在芯片内部的内核电源环或电源网路进行版图布局。
在本实施例中，链式网状电容结构设置于芯片内部的内核电源环701中或芯片内部的电源网路702中。
芯片Core中内核电源环701(CoreRing)主要是防止电流过高导致开路或短路，给芯片Core提供稳定供压；内核电源环包括电源环和接地环，一般都设于芯片Core较低的金属层上。
在本实施例中，电源环即为本发明所提供的链式网状电容结构中的工作电压线路层，接地环即为本发明所提供的链式网状电容结构中的接地线路层，二者之间连接电容，构成上述本发明所提供的链式网状电容结构，从而实现利用链式网状电容结构对芯片进行布局封装。
芯片Core内部的电源网路702为VDD/GND组成的水平和竖直排列成的矩阵网络状的结构，即为芯片Core中的PowerMash结构。VDD/GND连接标准单元供电，PowerMash结构由水平方向的VDD/GND交替排列与竖直方向的VDD/GND交替排列形成。
在本实施例中，VDD即为本发明所提供的链式网状电容结构中的工作电压线路层，GND即为本发明所提供的链式网状电容结构中的接地线路层，二者之间连接电容，构成上述本发明所提供的链式网状电容结构，从而实现利用链式网状电容结构对芯片进行布局封装。
在本实施例中，链式网状电容结构布局于芯片中的M1金属层或M1金属层和M2金属层上。在芯片设计中，较高的金属层一般使用于芯片绕线中。
在本实施例中，芯片外围有强烈的噪声干扰或者静电存在于VDD/GND电源线上时，对于芯片内部的电路功能来说是一个致命的风险，单一的电容能够作为一个提供能量的储能器件，可以有效利用了它的频率阻抗特性，把直流电路中的交流分量通过电容耦合到电源地线中，这样可以有效的使得VDD/GND电源线上的噪声得到极大的锐减，有效的把输入信号中的干扰最为滤除对象，而去耦把输出信号的干扰作为滤除对象，防止干扰信号返回电源。
实施本发明实施例，具有如下效果：
本发明实施例中的链式网状结构能够对高频的信号噪声或静电进行过滤，并且避免了单个电容被破坏后导致整体性能被破坏的情况，同时由于电容间隙的存在，使得该链式网状电容结构能够应用于高低功耗的电路设计，有效地起到了层层保护的作用，以及提高了芯片的性能。
进一步地，本发明实施例还利用了链式网状结构来对芯片的布局设计，由于其结构可依据实际的生产工艺进行设计，使得特殊的芯片布局方案并不受半导体制程和不同半导体晶圆制造厂的限制；同时也并不局限使用在一些抗电磁干扰的芯片上，也可广泛的应用于芯片实现较低的静态功耗，而且也并不以牺牲芯片面积的方式来提升芯片性能，利用芯片内部的内核电源环或电源网路来对该结构进行布局，对芯片自身及其性能得到了有效的保护与提升。
以上是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种链式网状电容结构，其特征在于，布局封装于芯片内部，包括：多个接地线路层、多个工作电压线路层和多个电容；
所述接地线路层与所述工作电压线路层依次交替平行排列，且相邻的接地线路层与工作电压线路层之间的间隔区域为电容安装区域；
每个所述电容安装区域中分别设置有若干个电容，且在同一电容安装区域中相邻的两个电容之间的间隙为电容间隙；其中，所有所述电容间隙大小相同；
所有所述电容均为PMOS晶体管或均为NMOS管。
2.如权利要求1所述的一种链式网状电容结构，其特征在于，当所有所述电容均为PMOS晶体管时，所述电容安装区域中的接地线路层分别与其内部的各PMOS晶体管的栅极连接，所述电容安装区域中的工作电压线路层分别与其内部的各PMOS晶体管的源极和漏极连接。
3.如权利要求1所述的一种链式网状电容结构，其特征在于，当所有所述电容均为NMOS晶体管时，所述电容安装区域中的接地线路层分别与其内部的各NMOS晶体管的栅极连接，所述电容安装区域中的工作电压线路层分别与其内部的各NMOS晶体管的源极和漏极连接。
4.如权利要求1所述的一种链式网状电容结构，其特征在于，所有所述电容还可以均为金属电容；
其中，所述电容安装区域中的接地线路层分别于其内部的各金属电容的第一端连接，所述电容安装区域中的工作电压线路层分别与其内部的各金属电容的第二端连接。
5.如权利要求1所述的一种链式网状电容结构，其特征在于，任意一个电容安装区域中的电容均与相邻的电容安装区域中的电容对齐或错位排列。
6.如权利要求5所述的一种链式网状电容结构，其特征在于，任意一个电容安装区域中的电容均与相隔一个电容安装区域的电容对齐排列。
7.一种链式网状电容结构的构建方法，其特征在于，构建如权利要求1至6所述的任意一种链式网状电容结构，具体为：
根据预设的线路层数，依次对接地线路层与工作电压线路层进行交替平行排列；其中，相邻的接地线路层与工作电压线路层之间的间隔区域为电容安装区域；
根据预设的相邻电容间隙，依次将电容安装于所述电容安装区域中，从而生成链式网状电容结构；其中，所有所述电容均为NMOS晶体管、或均为PMOS晶体管、或均为金属电容。
8.一种链式网状电容结构的布局方法，其特征在于，由权利要求1至6所述的任意一种链式网状电容结构来实现，具体为：
所述链式网状电容结构通过环形结构布局或网路结构布局对芯片进行版图布局，从而完成芯片的封装。
9.如权利要求8所述的一种链式网状电容结构的布局方法，其特征在于，所述链式网状电容结构通过环形结构布局对芯片进行版图布局，具体为：
所述链式网状电容结构在芯片与输入输出板之间的环形结构进行版图布局。
10.如权利要求9所述的一种链式网状电容结构的布局方法，其特征在于，所述链式网状电容结构通过网路结构布局对芯片进行版图布局，具体为：
所述链式网状电容结构在芯片内部的内核电源环或电源网路进行版图布局。
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