CN101114644A - 标准组件集成电路的布局架构及其形成方法以及数字系统 - Google Patents

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Abstract

本发明为一种标准组件集成电路的布局架构及其形成方法以及数字系统。该布局架构包含一基底，多个第一电源线设于基底之上，每一第一电源线耦接到一电源，相邻的两条第一电源线耦接到二个电源。一填空电容设于至少三个相邻的第一电源线下，且耦接到第一与第二电源。填空电容具有第一与第二MOS电容。第一MOS电容形成有一第一栅，第一栅与一第一主动区中的一第一基体相重叠，第一栅耦接到第一电源，第一基体耦接到第二电源。第二MOS电容形成有一第二栅，第二栅与一第二主动区中的一第二基体相重叠，第二栅耦接到第二电源，第二基体耦接到第一电源。至少三个相邻的第一电源线中的一中间第一电源线至少横跨过第一主动区与第二主动区其中之一。

Description

标准组件集成电路的布局架构及其形成方法以及数字系统
技术领域
本发明是关于以标准组件为基础的集成电路的布局架构及其形成方法以及数字系统，尤指一种具有高电容值的填空电容的改良式标准组件布局架构。
背景技术
标准组件设计技术已经发展成一种快速而有效地设计集成电路的方法。大致上来说，标准组件设计技术的特点在于先提供一套固定的、先设计好的基本电路组件，像是与非门(NAND)、或非门(NOR)、正反器(flip-flop)、计数器(counter)等等。这些基本电路组件都被设计来可以密集地放置在一起，且可以有效地绕线。一但一个电路设计需要某些基本电路组件，这些基本电路组件就被选取出来，然后他们之间的连接就跟着被决定。之后，就可以用工具软件，对这些被选取到的基本电路组件进行摆设与绕线。一般而言，在集成电路中，被选取到的基本电路组件是排放在具有行与列的矩阵中，彼此之间用导线相连接而形成复杂的电路或是逻辑架构。
图1显示具有两电源线(power rail)102与104的一基本电路组件100。电源线102与104延伸于基本电路组件100的上边界与下边界。一般而言，电源线102与104是分别耦接到高低电源，用来供应基本电路组件100所需要的电源。经过摆设与绕线之后，位于同一组件行(cell row)的个别的基本电路组件，如同图2中的基本电路组件110、112、114、116以及118，是彼此相互邻接在一起，所以电源线102与104可以连续地从组件行的一端延伸到组件行的另一端。如果，在组件行中有一个空缺120没有填入基本电路组件，可以在空缺中填入一个填空组件或是导线，来使得左右的电源线相连接在一起。
填空组件中有一种是填空电容，大致上就是一种耦接在上边界与下边界的电源线之间的一个电容。放一个填空电容在空缺中，可以稳定提供给同一组件行中的基本电路组件的电源，如此，可以降低这些基本电路组件受到电源线电压起伏或是噪声干扰的影响。
发明内容
本发明的实施例揭示一种布局架构(layout architecture)，用于具有多个电路组件的一标准组件(standard cell)集成电路(integrated circuit)，所述的电路组件排成一数组。该布局架构包含有一基底、数个第一电源线、以及一填空电容。所述的第一电源线设于该基底之上，每一第一电源线耦接到一电源，延伸于所述的电路组件上。相邻的两条第一电源线耦接到不一样的二电源。该填空电容(fillercapacitor)设于至少三个相邻的第一电源线下，且耦接到第一与第二电源。该填空电容具有第一与第二MOS电容。该第一MOS电容形成有一第一栅(gate)，该第一栅与一第一主动区中的一第一基体(base)相重叠，该第一栅耦接到该第一电源，该第一基体耦接到该第二电源。该第二MOS电容形成有一第二栅(gate)，该第二栅与一第二主动区中的一第二基体(base)相重叠，该第二栅耦接到该第二电源，该第二基体耦接到该第一电源。所述的至少三个相邻的第一电源线中的一中间第一电源线至少横跨过该第一主动区与该第二主动区其中之一。
本发明的实施例另揭示一种形成一布局架构的方法。首先提供一电路连接关系(circuit netlist)。接着以一电路设计自动化工具，依据该电路连接关系，执行摆设(placement)与绕线(routing)，以于一集成电路的一平面图(floor plan)上放置数个电路组件布局(cell layout)。所述的电路组件布局排成数组件行(cell row)。该平面图具有数个第一电源线，每一第一电源线偶接到一电源，且每一第一电源线延伸于所述的电路组件布局上。相邻的两条第一电源线耦接到不一样的二电源。接着，于该平面图上找出一无用区域。该无用区域没有被所述的电路组件布局所占据，跨越至少二组件行，且设于至少三个相邻的第一电源线下。接着，放置一填空电容(filler capacitor)于该无用区域中。该填空电容具有一MOS电容，该MOS电容形成有一第一栅(gate)，该第一栅与一第一主动区中的一第一基体(base)相重叠，该第一栅耦接到该第一电源，该第一基体耦接到该第二电源。所述的至少三个相邻的第一电源线中的一中间第一电源线横跨过该第一主动区。
附图说明
图1显示具有两电源线的一基本电路组件。
图2显示位于同一组件行中的基本电路组件。
图3为一填空电容的电路示意图。
图4显示图3中的填空电容的组件布局图。
图5显示相互堆栈的一填空电容以及一上下颠倒的填空电容。
图6显示了跨越两行的填空电容。
图7a显示了另一个跨越两行的填空电容。
图7b显示相互堆栈的二填空电容。
图8a与图8b显示了两个跨越连续三行的填空电容。
图9总结了本发明实施例中的一步骤流程。
图10展示了一电路连接关系。
图11显示了经历了摆设与绕线后的平面图。
图12为解释图9中的步骤806的流程图。
图13显示找到了一跨越三组件行的矩形无用区域。
图14显示找到了两个跨越二组件行的矩形无用区域被找到。
图15显示找到了一跨越一组件行的矩形无用区域。
附图标号：
基本电路组件～100、110、112、114、116、118；
电源线～102、104；  空缺～120；
填空电容～200、200a、200b、200c、200d、260、262、263a、263b；
组件边界～201；    接触：206a-206j；
多晶硅栅～208a、208b、208e、208f、208g、208h；
N型井～210、210g；
主动区～212a、212b、212e、212f、212g、212h；
PMOS电容～230；  NMOS电容～232；
平面图～300；    基本组件布局～302；
组件行～304；
无用区域～306、308、310、312。
具体实施方式
图3为一填空电容200的电路示意图。如同图3所示，填空电容200具有NMOS与PMOS电容，分别标示为232与230。PMOS电容230是一个PMOS晶体管，其栅极耦接到电源VSS，其源/漏极耦接到电源VDD。PMOS晶体管的基体(base)也耦接到电源VDD。当正常供电时，在PMOS晶体管的栅极底下的信道会是处于反向的状态，因此，PMOS晶体管的源/漏极就可以作为PMOS电容的上电极，而PMOS晶体管的栅极就可以作为PMOS电容的下电极。在上下电极中间是PMOS晶体管的栅绝缘物。类似PMOS电容230，NMOS电容232是一个NMOS晶体管，其栅极耦接到电源VDD，其源/漏极耦接到电源VSS。NMOS晶体管的基体(base)也耦接到电源VSS。NMOS晶体管的源/漏极就可以作为NMOS电容的下电极，而NMOS晶体管的栅极就可以作为NMOS电容的上电极，而上下电极之间以NMOS晶体管的栅绝缘物相隔绝。
图4显示图3中的填空电容200的组件布局图。组件边界201定义了填空电容200的大小与区域。电源线VDD，以一金属层中的一金属导电物所构成，延伸于填空电容200的上边界。电源线VSS，以跟电源线VDD相同的金属层中的一金属导电物所构成，延伸于填空电容200的下边界。填空电容200的上半部有耦接到电源线VDD的一N型井210。用来耦接至电源线VDD的井接触可以是在填空电容200之中，或是在附近的另一个基本组件之中。填空电容200的下半部有耦接到电源线VSS的一P型井(或是基底(substrate))。P型井的井接触可以是在填空电容200之中，或是在附近的另一个基本组件之中。一般而言，N型井是用来形成PMOS晶体管，而P型井是用来形成NMOS晶体管。
主动区212a与多晶硅栅208b一起定义了PMOS晶体管的位置。PMOS晶体管的栅极就是多晶硅栅208b中跟主动区212a中相重叠的部分，而源/漏极就是主动区212a中没有被多晶硅栅208b覆盖而分开的部分。如此的栅极与源/漏极的定义不单单是可以用于上半部的PMOS晶体管，也可以运用于下半部的NMOS晶体管。因此，主动区212b与多晶硅栅208a一起定义了NMOS晶体管的位置。如同图4所示的，金属层中的金属导电物以及接触洞中的接触提供了图3中的PMOS与NMOS晶体管的栅极与源/漏极所需要的偏压。接触206a-206c与206f-206g耦接NMOS晶体管的栅极以及PMOS晶体管的源/漏极到电源线VDD。相似地，接触206d-206e与206h-206j耦接PMOS晶体管的栅极以及NMOS晶体管的源/漏极到电源线VSS。
图4中的填空电容200适用于电源线VDD在上面而电源线VSS在下面的组件行。一旦一组件行的电源线VDD在下面而电源线VSS在上面，图4中的填空电容200就可以上下颠倒来填放在该组件行中的空缺。
如果在一组件行中的一空缺的宽度足够大，可以通过改变填空电容200的宽度，来完全填满这么一个空缺，因此，这一组件行中的电源线VDD与VSS，以及N型井与P型井，就可以从这一组件行的一端延伸到另一端。万一这空缺的宽度比起填空电容200所需要的最小宽度还来的小，那这一组件行中的电源线VDD与VSS，以及N型井与P型井，就可以通过放置填空井(filler well)来接续。
图5显示相互堆栈的一填空电容200a以及一上下颠倒的填空电容200b。填空电容200a位一组件行中，而填空电容200b位于相邻的另一组件行中。如同图上所示的，填空电容200a与200b有一样的宽度，且共享同一电源线VDD与同一N型井。
图6显示了跨越两行的填空电容260。三条电源线VSS、VDD与VSS延伸于填空电容260上。中间电源线VDD延伸且横跨过多晶硅栅208g与主动区212g。因此，多晶硅栅208g与主动区212g所构成的PMOS电容就正好位于中间电源线VDD之下。如同图6所示的，扮演PMOS电容的一电极板的多晶硅栅208g耦接到电源线VSS，而扮演PMOS电容的另一电极板的N型井210g则耦接到电源线VDD。填空电容260的上下部分分别有一个NMOS电容，每一个NMOS电容的多晶硅栅耦接到电源线VDD，每个NMOS电容的P型井(P型基底)则耦接到电源线VSS。如果说这两个相邻的组件行的行高都具有一样固定行高的话，填空电容260的高度就是刚刚好固定行高的两倍，而填空电容260的中点就刚好位于该中间电源线VDD之下。
图6中的填空电容260大致上跟图5中的填空电容200a与200b相堆栈后的组合非常类似，主要的不同在于图6中的多晶硅栅208g与主动区212g从一组件行的上半部跨越到另一组件行的下半部，而图5中的多晶硅栅208e与208f则是相互分离，主动区212e与212f也是相互分离。跟图5中的填空电容200a与200b相堆栈后的结果相比较，图6中的填空电容260提供了较高的电容值，因为图5中，位于中间电源线VDD下的场绝缘区，在图6中已经转换成PMOS电容中的一部分了，所以图6中的填空电容260得到了一份额外的电容。如果说，单一行高度的填空电容的多晶硅栅与主动区到边界所需保持的距离越大，跨越两行的填空电容所能额外获得的电容值就越高。
图7a显示了另一个跨越两行的填空电容262。三条电源线VDD、VSS与VDD延伸于填空电容262上。中间电源线VSS延伸且横跨过多晶硅栅208h与主动区212h。图7b显示相互堆栈的填空电容200c以及填空电容200d，来作为图7a的一个比较。图7b中的多晶硅栅与主动区都是被中间电源线VSS分开。因为具有中间电源线VSS下面额外的电容值，图7a跨越两行的填空电容262比起图7b中相互堆栈的两个填空电容，有较高的电容值。
将中间电源线下的场绝缘区转化成MOS电容的一部分的概念，也可以运用到其它跨越多个组件行的填空电容。图8a与图8b显示了两个跨越连续三行的填空电容263a与263b。在图8a中，由上到下，电源线VDD、VSS、VDD、以及VSS延伸于填空电容263a上。在图8b中，由上到下，电源线VSS、VDD、VSS、以及VDD延伸于填空电容263b上。跨越三行的填空电容的电容值将会比三个单一填空电容堆栈在一起的电容值高。其它的跨越多个组件行的填空电容也可以适用，像是跨越四行，具有四行高度的填空电容。
为了可以将填空电容的电容值最大化，本发明的实施例也提供了一种形成布局架构的方法。图9总结了本发明实施例中的一步骤流程。在步骤802中，先提供一电路连接关系(circuit netlist)。依据这样的电路连接关系，以一电路设计自动化工具，执行摆设(placement)与绕线(routing)，来选择数个电路组件布局(celllayout)，并将他们放置于一集成电路的一平面图(floor plan)上，如同步骤804所述。在步骤806中，找出无用区域，并填入填空组件。
基于集成电路产品的规格或是功能需求，可以产生一电路连接关系，其定义了基本组件之间的连接关系。图10展示了一电路连接关系，其中连接了两个非门(inverter)、一与非门(NAND)、以及一锁相回路(phase lock loop，PLL)。因此，电路设计自动化工具(electric design automation，EDA)工具就可以执行摆设与绕线的动作，来选择相对应的基本组件布局，并把这些基本组件布局放置在集成电路的平面图上。图11显示了经历了摆设与绕线后的平面图。在平面图300上，基本组件布局302是安排放在组件行304中，每个组件行304由两条电源线VDD与VSS供电。每一电源线，VDD或是VSS，耦接到电源VDD或是VSS，延伸于组件行304的其中一条上。如同图11所示，相邻的电源线耦接到不一样的电源。在组件行304中，有一些没有被基本组件布局302所占据的空缺。这些空缺可以个别独立，也可以彼此接触相连，进而形成跨越多组件行304的无用区域，如同图11所示。
到目前为止，图9的步骤802与804已经执行完毕，本发明的实施例的方法前进到步骤806，其细节揭示于图12，并解释如下。
在图12的步骤840中，先从平面图300中找出跨越最多组件行的矩形无用区域306(显示在图13中)，或是找出跟组件数据库(cell library)中最高填空电容一样高的矩形无用区域306。虽然说，图13中的矩形无用区域306仅仅跨越三组件行304，但是本发明并没有限定于此，而找到的无用区域可能跨越任何数目的组件行。
接着量测矩形无用区域306的宽度，以判别是否矩形无用区域306可以宽到可以接受一个跟他一样高的填空电容，如步骤842所示。譬如说，如果无用区域306跨越三个组件行，且位于电源线VSS、VDD、VSS、以及VDD(由上到下)底下，这样的矩形无用区域306，只要其宽度大于一个最小要求，就可能可以填入图8b中的填空电容。如果矩形无用区域306的宽度够大，就接着执行图12中的步骤844，在无用区域306中填入一对应的填空电容。这样的填空电容可能需要变宽，来填满矩形无用区域306。变宽的方式一般是加宽其中的多晶硅栅以及主动区，藉此可以增加填空电容的电容值。填入填空电容后，整个无用区域就变小了。
不论矩形无用区域306是否被一个对用的填空电容所填入，寻找矩形无用区域与量测矩形无用区域也可以适用于决定是否较短(高度比较小)的填空电容可以填入当前地无用区域。当前地无用区域定义为一次要无用区域，为还没有填空电容和电路所需要的基本组件布局所占据的无用区域。或者说，先前所提到的找出矩形无用区域(图12中的步骤840)、量测宽度(步骤842)、以及选择性地填入填空电容(步骤844)就可以构成一个循环。这个循环被重复地执行，来决定是否一个更短(高度少一组件行)的填空电容可以填放入当前的无用区域，如同步骤850所示，并缩减当前的无用区域。因此，图12中的步骤846判断当前考量的填空电容是否只有跨越单一组件行。如果是的话，那表示当前的无用区域都已经太窄，连一个具有单一组件行高的填空电容都填不进去，所以循环就不再执行，接着执行步骤848，用填空井(filler well)填入任何可能的无用区域。
图14显示两个矩形无用区域310与308，每个跨越二组件行。在图12中的循环被执行两次之后，矩形无用区域310与308被找出来，且填入跨越二组件行的填空电容。图15显示一跨越一组件行的矩形无用区域312。在图12中的循环被执行三次之后，矩形无用区域312被找出来，且填入跨越单一组件行的填空电容。图15也显示了一数字系统，具有跨越单一组件行、跨越二组件行、以及跨越三组件行的填空电容的一集成电路的布局架构。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (16)

1.一种布局架构，用于具有多个电路组件的一标准组件集成电路，其特征是，所述的电路组件排成一数组，所述的布局架构包含有：
一基底；
数个第一电源线，设于所述的基底之上，每一第一电源线耦接到一电源并延伸于所述的电路组件上，其中，相邻的两条第一电源线耦接到不一样的二电源；以及
一填空电容，设于至少三个相邻的第一电源线下，且耦接到第一与第二电源，其中，该填空电容具有第一与第二MOS电容，该第一MOS电容形成有一第一栅，该第一栅与一第一主动区中的一第一基体相重叠，该第一栅耦接到所述的第一电源，该第一基体耦接到所述的第二电源，所述的第二MOS电容形成有一第二栅，该第二栅与一第二主动区中的一第二基体相重叠，该第二栅耦接到所述的第二电源，该第二基体耦接到所述的第一电源；
其中，所述的至少三个相邻的第一电源线中的一中间第一电源线至少横跨过所述的第一主动区与所述的第二主动区其中之一。
2.如权利要求1所述的布局架构，其特征是，所述的填空电容的中点位于所述的中间第一电源线之下。
3.如权利要求1所述的布局架构，其特征是，所述的中间第一电源线横跨过所述的第一主动区，且耦接到所述的第二栅。
4.如权利要求1所述的布局架构，其特征是，所述的中间第一电源线耦接至一VDD电源，而相邻于所述的中间第一电源线的二第一电源线耦接至一VSS电源。
5.如权利要求1所述的布局架构，其特征是，所述的中间第一电源线耦接至一VSS电源，而相邻于所述的中间第一电源线的二第一电源线耦接至一VDD电源。
6.如权利要求1所述的布局架构，其特征是，所述的数组的每一行具有一固定高度，所述的填空电容跨越数行。
7.如权利要求1所述的布局架构，其特征是，所述的第一MOS电容具有耦接至所述的第二电源的二源/漏极，所述的第二MOS电容具有耦接至所述的第一电源的二源/漏极。
8.一种数字系统，具有一集成电路，其特征是，所述的集成电路具有如权利要求1所述的布局架构。
9.一种形成一布局架构的方法，其特征是，该方法包含有：
提供一电路连接关系；
以一电路设计自动化工具，依据所述的电路连接关系，执行摆设与绕线，以于一集成电路的一平面图上放置数个电路组件布局，其中，所述的电路组件布局排成数组件行，该平面图具有数个第一电源线，每一第一电源线偶接到一电源，且每一第一电源线延伸于所述的电路组件布局上，其中，相邻的两条第一电源线耦接到不一样的二电源；
于所述的平面图上找出一无用区域，其中，该无用区域没有被所述的电路组件布局所占据，跨越至少二组件行，且设于至少三个相邻的第一电源线下；以及
放置一填空电容于所述的无用区域中，该填空电容具有一MOS电容，该MOS电容形成有一第一栅，该第一栅与一第一主动区中的一第一基体相重叠，该第一栅耦接到所述的第一电源，该第一基体耦接到所述的第二电源；
其中，所述的至少三个相邻的第一电源线中的一中间第一电源线横跨过所述的第一主动区。
10.如权利要求9所述的形成一布局架构的方法，其特征是，所述的中间第一电源线耦接至所述的第二电源。
11.如权利要求9所述的形成一布局架构的方法，其特征是，所述的填空电容具有第一与第二MOS电容，该第一MOS电容形成有所述的第一栅，该第一栅与所述的第一主动区中的所述的第一基体相重叠，该第二MOS电容形成有一第二栅，该第二栅与一第二主动区中的一第二基体相重叠，该第二栅耦接到所述的第二电源，该第二基体耦接到所述的第一电源。
12.如权利要求9所述的形成一布局架构的方法，其特征是，所述的填空电容跨越所述的至少二组件行，且所述的方法另包含有：
于所述的平面图上找出一次要无用区域，其特征是，所述的次要无用区域没有被所述的电路组件布局所占据，跨越至少一组件行，且设于至少二个相邻的第一电源线下；以及
放置一次要填空电容于所述的次要无用区域中。
13.一种布局架构，用于具有多个电路组件的一标准组件集成电路，其特征是，所述的电路组件排成一数组，该布局架构包含有：
一基底；
数个第一电源线，设于所述的基底之上，每一第一电源线耦接到一电源，延伸于所述的电路组件上，其中，相邻的两条第一电源线耦接到不一样的二电源；以及
一填空电容，设于至少三个相邻的第一电源线下，且耦接到第一与第二电源，其中，该填空电容具有一第一MOS电容，该第一MOS电容形成有一第一栅，该第一栅与一第一主动区中的一第一基体相重叠，该第一栅耦接到所述的第一电源，该第一基体耦接到所述的第二电源；
其中，所述的至少三个相邻的第一电源线中的一中间第一电源线横跨过所述的第一主动区。
14.如权利要求13所述的布局架构，其特征是，所述的中间第一电源线耦接到所述的第二电源。
15.如权利要求13所述的布局架构，其特征是，所述的第一电容具有耦接至所述的第二电源的二源/漏极。
16.如权利要求13所述的布局架构，其特征是，所述的第一电容以所述的中间第一电源线为基准而对称。
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