JP3612313B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、セル高の異なるスタンダードセルが混載されたスタンダードセル方式の半導体集積回路装置に関する。
【0002】
【従来の技術】
スタンダードセル方式の半導体集積回路装置では、多数のスタンダードセルを隙間なく高密度に配置できるように、図11に示すように各セルの高さを揃えて設計される。図11はセルブロックのレイアウトの一例を示す平面図であり、セルブロック10内には複数のスタンダードセル11がカラム方向に配列され、スタンダードセル11が複数カラム(本例では3カラム)設けられている。ここで、各スタンダードセル11の高さ、つまりセル高は、スタンダードセル11の配列方向、つまりカラム方向と交差する方向におけるスタンダードセル11の外形寸法に該当し、このセル高は図11中の符号Hで示されている。
【0003】
スタンダードセルの高集積化を目的とする場合、セル高を低く設計することが効果的である。しかし、高速動作させるために大きなサイズのトランジスタが必要な場合、セル高を低くすると、図12の平面図に示すように、小さな寸法のトランジスタを多数配置し、これらを並列に接続して大きなサイズのトランジスタを構成しなければならない。
【0004】
図12は1つのスタンダードセル11の一例を示している。Pウエル領域12内にはNチャネルMOSトランジスタのソース、ドレインとなる複数のN型拡散領域が配置され、Nウエル領域13内にはPチャネルMOSトランジスタのソース、ドレインとなる複数のP型拡散領域が配置されている。Nチャネル側及びPチャネル側のMOSトランジスタそれぞれにおいて、ソースとなるN型またはP型拡散領域同士が配線で相互に接続されてソース電極Sが引き出され、ドレインとなるN型またはP型拡散領域同士が配線で相互に接続されてドレイン電極Dが引き出される。また、14,14,…はゲート電極であり、これら複数のゲート電極14も、図示しないが相互に結線される。
【0005】
図12に示すように、複数のトランジスタを配置し、これらを並列に接続して大きなサイズのトランジスタを構成しようとすると、スタンダードセル11が横長になってしまい、Nチャネル及びPチャネルMOSトランジスタのSDG(ソース、ドレイン、ゲート)領域や、P、N両ウエル領域の境界など、面積的に非効率な部分が多くなってしまう。
【0006】
そこで、大きなサイズのトランジスタを構成する場合には、図13の平面図に示すように、縦長のセルにした方が面積的に有利である。なお、図13において、図12と対応する箇所には同じ符号を付してその説明は省略する。
【0007】
しかし、同じカラムにセル高の異なるスタンダードセルを配置させる場合を考えると、図14の平面図に示すように、セル高の低いスタンダードセル11aとセル高の高いスタンダードセル11bとではP、N両ウエル領域12、13の境界位置が異なるために、同じカラムにセル高が異なるスタンダードセル配置することは困難である。
【0008】
従って、1つのカラムにはセル高が同じスタンダードセルのみが配置される。また、セル高が同じスタンダードセル内には同じサイズのトランジスタが設けられ、セル高が異なるスタンダードセル内にはセル高に応じてサイズが異なるトランジスタが配置される。サイズが異なるトランジスタは互いに特性が異なる。
【0009】
上記のように1つのカラムにはセル高が同じスタンダードセルのみが配置されるため、従来では、大きなサイズのトランジスタが必要な高速動作を行わせるセル高の高いスタンダードセルと、セル高が低い高速動作は必要ないスタンダードセルとはそれぞれ別のセルブロックに分けて配置される。
【0010】
ところで、複数のセルブロックが設けられる半導体集積回路装置において、セルブロック間をまたぐように信号配線を配置する場合などは、配線長が長くなるために信号の遅延が起こる。このため、信号配線の途中にリピータと呼ばれるバッファ増幅器を挿入して、配線による信号遅延を少なくすることが行われる。
【0011】
しかし、1つの信号の経路の途中に複数のリピータが挿入される場合に、これら複数のリピータが、セル高が互いに異なるスタンダードセルが配置された互いに異なるセルブロック内に設けられると、それぞれのスタンダードセル内に配置されたトランジスタのサイズが異なるために、これらトランジスタの特性は互いに異なったものとなってしまう。この結果、各リピータが挿入された信号経路における信号の遅延時間が違ったものとなり、信号を受ける回路で所要の特性が得られなくなる場合がある。
【0012】
図15の回路図はこれを概念的に示したものである。信号SIGは、サイズが大きなトランジスタが設けられたスタンダードセルを用いて構成されたリピータ15aを介して回路25に供給されると共に、サイズが小さなトランジスタが設けられたスタンダードセルを用いて構成されたリピータ15bを介して上記回路25に供給される。
【0013】
なお、図15において、スタンダードセル内のトランジスタのサイズの差は、リピータ15a、15bを構成する2個の反転回路のシンボルの大きさの差で表されている。
【0014】
リピータ15a、15bは、サイズが互いに異なり、特性が異なるトランジスタを用いた反転回路で構成されているので、信号SIGに対するリピータ15a、15bからの出力信号の遅延時間がそれぞれ違ったものとなる。そして、この遅延時間の差が、リピータ15a、15bからの出力を受ける回路25の動作に悪影響を与える。
【0015】
また、ある電源電圧VDD1が供給される複数のスタンダードセルが配置されたセルブロックがあり、このセルブロック内のスタンダードセルを用いて構成された回路における消費電力を低減させる目的や高速動作をさせる目的などのために、上記電源電圧VDD1とは異なる電源電圧VDD2が供給されるスタンダードセルを使用したい場合がある。
【0016】
通常、セルブロックに供給される電源電圧は一種類であるため、そのセルブロック内には電源電圧VDD2を使用するスタンダードセルは配置できない。異なる電源電圧を使用する場合は、図16の平面図に示すように、電源電圧VDD1を供給する電源配線16が設けられたスタンダードセル11とは異なるカラムのスタンダードセル11に、電源電圧VDD2を供給する別の電源配線17を配置することが考えられる。なお、図16において、18,18はそれぞれ接地用の電源配線である。
【0017】
しかし、このようにすると、電源配線17が配置されたスタンダードセル11のカラムには、電源電圧VDD2が供給されるスタンダードセル11のみしか配置することができず、実質的に素子が形成されない多くの空き領域が生じてしまい、集積度が落ちてしまう。なお、図16中に斜線を施した領域は空き領域を示している。
【0018】
【発明が解決しようとする課題】
上記のように、従来では、スタンダードセル内に配置されるトランジスタのサイズはスタンダードセルのセル高に応じて決まるので、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルそれぞれを用いて構成される回路同士の特性が異なったものとなり、これによって所要の特性が得られなくなるという不都合がある。
【0019】
この発明は上記のような事情を考慮してなされたものであり、その目的は、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルを用いて構成される回路同士の特性を揃えることかでき、もって所要の特性を得ることができる半導体集積回路装置を提供することである。
【0022】
【課題を解決するための手段】
第1の発明の半導体集積回路装置は、第1のセル高を有する複数の第1のスタンダードセルが配列された第1のセルブロックと、前記第1のセル高とは異なる第2のセル高を有する複数の第2のスタンダードセルが配列され、かつ前記複数の第1のスタンダードセル内に配置された第1のトランジスタと特性が同じ第2のトランジスタが配置され、前記第2のセル高のN倍(Nは2以上の正の整数)のセル高を有する少なくとも1つの第3のスタンダードセルが設けられた第2のセルブロックとを具備している。
【0023】
第2の発明の半導体集積回路装置は、第1のセル高を有する複数の第1のスタンダードセルが配列された第1のセルブロックと、前記第1のセル高とは異なる第2のセル高を有する複数の第2のスタンダードセルが配列され、かつ前記複数の第1のスタンダードセル内に配置された第1のトランジスタと特性が同じ第2のトランジスタが配置され、前記第2のセル高のN倍(Nは2以上の正の整数)のセル高を有する少なくとも1つの第3のスタンダードセルが設けられた第2のセルブロックと、前記複数の第1のスタンダードセルに沿って配置され、前記複数の第1のスタンダードセルに第1の電源電圧を供給する第1の電源配線と、前記複数の第2のスタンダードセルに沿って配置され、前記複数の第2のスタンダードセルに前記第1の電源電圧とは異なる第2の電源電圧を供給する第2の電源配線と、前記第2の電源配線に沿って配置され、前記少なくとも1つの第3のスタンダードセルに前記第1の電源電圧を供給する第3の電源配線とを具備している。
【0024】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【0025】
(第1の実施の形態)
図1は、この発明の第1の実施の形態に係るスタンダードセル方式の半導体集積回路装置のレイアウトの一例を示す平面図である。
【0026】
図では4個のセルブロック10A〜10Dが示されている。セルブロック10A〜10Dは、それぞれ複数のスタンダードセルがカラム方向に一列に配列されたスタンダードセルのカラムを複数カラム有している。そして、セルブロック10A内には、セル高が低い複数のスタンダードセル11Aが配列されている。セルブロック10B内には、セルブロック10Aのスタンダードセル11Aよりもセル高が高い、すなわち高いセル高を有する複数のスタンダードセル11Bが配列されている。セルブロック10Cと10D内には、セルブロック10A内のスタンダードセル11Aと同様のセル高を有する、セル高が低い複数のスタンダードセル11C、11Dがそれぞれ配列されている。
【0027】
そして、図1中の矢印で示すように、セルブロック10A内のスタンダードセル11Aを用いて構成される回路から出力される信号SIGが、セルブロック10B内のスタンダードセル11Bを用いて構成されたリピータを介して、セルブロック10D内のスタンダードセル11Dを用いて構成された回路に供給され、かつ上記信号SIGが、セルブロック10C内のスタンダードセル11Cを用いて構成されたリピータを経由して、セルブロック10D内のスタンダードセル11Dを用いて構成された回路に供給される場合を考える。
【0028】
なお、図1中の4個のセルブロック10A〜10Dには全て同じ電源電圧が供給されるとする。
【0029】
図2(a)、(b)は、図1中のセルブロック10B、10C内において、上記リピータを構成するために使用されるスタンダードセル11B、11Cの一例を示す平面図である。上記スタンダードセル11B、11C内には、それぞれPチャネル及びNチャネルのMOSトランジスタからなるCMOSトランジスタが配置される。スタンダードセル11B、11C内にはPウエル領域12とNウエル領域13とが隣接して配置される。また、Pウエル領域12内にはNチャネルMOSトランジスタ21のソース、ドレインとなる一対のN型拡散領域22が配置され、Nウエル領域13内にはPチャネルMOSトランジスタ23のソース、ドレインとなる一対のP型拡散領域24が配置される。さらに上記一対のN型拡散領域22相互間及び上記一対のP型拡散領域24相互間を連続して覆うようにゲート電極14が配置される。ゲート電極14の幅はトランジスタのゲート幅と等価である。
【0030】
ここで、両スタンダードセル11B、11C内に配置されるトランジスタ21、23のサイズは、セル高の低いスタンダードセル11C内のトランジスタに合わせて、互いに同じサイズにされている。すなわち、CMOSトランジスタを構成するPチャネル側及びNチャネル側のMOSトランジスタ21、23は共に、ゲート幅、つまりゲート電極14の幅、ソース、ドレイン拡散領域(N型拡散領域22またはP型拡散領域24)の面積及びトランジスタの形状が互いに同じにされている(同じプロセス条件で形成されている)。従って両スタンダードセル11B、11C内に配置される各トランジスタは、Pチャネル側及びNチャネル側のMOSトランジスタ共にそれぞれ同じ特性を持つ。
【0031】
図3(a)はPチャネル及びNチャネルのMOSトランジスタからなるCMOSトランジスタを用いて構成される上記リピータの一例を示す回路図であり、図3(b)はその等価回路図である。図3(a)に示すように、リピータはPチャネル及びNチャネルからなるCMOSインバータINVを2個縦続接続して構成される。
【0032】
図4は、図1における信号SIGの伝達経路の回路構成を示している。信号SIGは、セルブロック10B内のスタンダードセル11Bを用いて構成されたリピータ15cを介してセルブロック10D内の回路25に供給されると共に、スタンダードセル11B内のトランジスタとサイズが同じトランジスタが配置されるセルブロック10C内のスタンダードセル11Cを用いて構成されたリピータ15dを介して上記回路25に供給される。
【0033】
ここで、リピータ15c、15dは、サイズが同じで、特性も同じトランジスタを用いた反転回路で構成されているので、信号SIGに対するリピータ15c、15dからの出力信号の遅延時間は実質的に同じものとなる。従って、これらリピータ15c、15dからの出力信号を受けて動作する回路25では、入力信号の遅延時間の差に基づく悪影響を受けることがなくなる。
【0034】
また、図2(a)、(b)に示すように、リピータを構成するために使用されるスタンダードセル11B、11C内に配置されるトランジスタの形状が同じなので、製造時に、製造プロセスがばらついたとしても、トランジスタの形状の変化が同じになる。すなわち、製造プロセスがばらついた場合でも、リピータ15c、15dからの出力信号の遅延時間には差が生じにくくなる。
【0035】
(第2の実施の形態)
ところで、上記第1の実施の形態では4個のセルブロック10A〜10Dに供給される電源電圧が全て同じである場合について説明した。
【0036】
しかし、4個のセルブロック10A〜10Dに供給される電源電圧を全て同じにする必要はなく、あるセルブロック内のスタンダードセルを用いて構成される回路の消費電力を低減させる目的や高速動作をさせる目的などのために、そのセルブロックに供給される電源電圧を他のセルブロックと異ならせるようにしてもよい。
【0037】
図5は、図1中のセルブロック10Bの一部を抽出して示す平面図である。このセルブロック10Bでは、複数のスタンダードセル11Bのカラムに沿って、これら複数のスタンダードセル11Bに電源電圧VDD1を供給する電源配線31と、接地用の電源配線32とが配置される。なお、電源電圧VDD1供給用の電源配線31と接地用の電源配線32とは、図中の上下方向で隣り合うそれぞれ2つのカラムで共用される。
【0038】
なお、セルブロック10B内において、先のリピータを構成するために使用されるスタンダードセルを符号11BRで示している。
【0039】
図6は、図1中のセルブロック10Cの一部を抽出して示す平面図である。このセルブロック10Cでは、複数のスタンダードセル11Cに沿うように、電源電圧VDD2を供給する電源配線33と接地用の電源配線32とが配置される。この場合にも、電源電圧VDD2供給用の電源配線33と接地用の電源配線32とは、図中の上下方向で隣り合う2つのカラムで共用される。
【0040】
また、上記リピータを構成するために使用されるスタンダードセル11CRを含むカラムには、VDD2供給用の電源配線33に沿うようにVDD1供給用の電源配線31が配置される。なお、この電源配線31は電源配線33よりもセルの内側に配置される。
【0041】
そして、上記スタンダードセル11CRには上記電源配線31の電源電圧VDD1が供給され、スタンダードセル11CRと同じカラム内の他のスタンダードセル11Cには上記電源配線33の電源電圧VDD2が供給される。
【0042】
また、電源電圧VDD2が供給されるスタンダードセル11CRのNウエル領域内に配置されるPMOSトランジスタ23の周囲には、同じNウエル領域内に形成される他のPMOSトランジスタと電位的に分離するための分離領域34が配置される。
【0043】
なお、図5及び図6ではNMOSトランジスタ21、PMOSトランジスタ23のゲート電極はそれぞれ図示を省略している。
【0044】
図7は、図6のX−X線に沿った断面構造を示している。上記分離領域34は、図7に示すようにPウエルで構成され、その中にNウエルを構成し、周囲のNウエルから分離している。
【0045】
この第2の実施の形態によれば、セルブロック10Bと10Cとに供給される電源電圧の値が互いに異なる場合であっても、セルブロック10B、10C内のリピータを構成するために使用されるスタンダードセル11BR、11CRには同じ電源電圧(VDD1)を供給することができる。この結果、複数のリピータが、互いに異なる電源電圧が供給されるセルブロック10B、10C内のスタンダードセルを用いて構成される場合であっても、複数のリピータの特性を揃えることができる。
【0046】
しかも、セルブロック10Cでは、リピータを構成するために使用されるスタンダードセル11CRとそれ以外のスタンダードセル11Cとを同じカラムに配置することができるので、電源電圧が異なるスタンダードセルをカラムを変えて配置する場合と比べて空き領域を少なくすることができ、集積度を高めることができる。
【0047】
(第3の実施の形態)
上記第1の実施の形態では、リピータを構成するために使用されるスタンダードセル11B、11Cに配置されるトランジスタのサイズは、セル高の低いスタンダードセル11C内のトランジスタに合わせて、互いに同じサイズにする場合を説明した。
【0048】
これに対し、この第3の実施の形態では、第1の実施の形態とは逆に、リピータを構成するために使用されるスタンダードセル11B、11Cに配置されるトランジスタのサイズを、セル高の高いスタンダードセル11B内のトランジスタのサイズに合わせて、互い同じサイズにしたものである。
【0049】
セル高の高いスタンダードセル内のトランジスタと同じサイズのトランジスタを、セル高の低いスタンダードセル内に配置するので、セル高の低いスタンダードセル内にトランジスタが入り切らなくなる場合がある。
【0050】
そこで、この第3の実施の形態では、図8の平面図に示すように、セル高の低いスタンダードセル11Cが配置されるセルブロック10C内に、スタンダードセル11Cに対して3倍のセル高を有するスタンダードセル11CR3を配置し、このスタンダードセル11CR3内にセル高の高いスタンダードセル11B内に配置されるトランジスタと同じサイズのトランジスタを配置している。なお、この場合、3個のセルブロック10A〜10Cには全て同じ電源電圧が供給されるとする。
【0051】
このような構成とすることで、セル高の高いスタンダードセル11BR内のトランジスタと同じサイズのトランジスタを、セル高の低いスタンダードセル11Cが配置されたセルブロック10C内に容易に配置することができる。
【0052】
なお、この実施の形態では、セルブロック10C内に、スタンダードセル11Cに対して3倍のセル高を有するスタンダードセル11CR3を配置し、このスタンダードセル11CR3内にセル高の高いスタンダードセル11BR内に配置されるトランジスタと同じサイズのトランジスタを配置する場合について説明したが、これに限定されるものではない。
【0053】
すなわち、要するに、通常のセル高を有するスタンダードセル11Cよりもセル高の高いスタンダードセルをセルブロック10C内に配置すればよく、スタンダードセル11Cに対して2倍以上のセル高を有するスタンダードセルを配置してもよい。
【0054】
ただし、3倍のセル高を有するスタンダードセル11CR3を配置する場合が、そのスタンダードセル自体の面積がそれ程大きくならない点や、カラム方向で隣接する他のスタンダードセルとの間でPウエル拡散領域とNウエル拡散領域との境界線を曲げる必要がなくなる点などから有利である。
【0055】
図9は、図8に示すセルブロック10Cのスタンダードセル11CR3付近を拡大して示す平面図である。セルブロック10C内の通常のセル高を持つスタンダードセル11CにはNウエル領域とPウエル領域とが対になって配置される。ここで、3倍のセル高を有するスタンダードセル11CR3を配置することで、カラム方向で隣接する通常のセル高を持つスタンダードセル11Cとの間では、Pウエル及びNウエル拡散領域の境界線が直線的に連続するようになり、境界線を曲げる必要はない。
【0056】
なお、この図9の場合にも、NMOSトランジスタ21、PMOSトランジスタ23のゲート電極はそれぞれ図示を省略している。
【0057】
(第4の実施の形態)
この第4の実施の形態では、上記第3の実施の形態と同様に通常のセル高を有するスタンダードセル11Cよりもセル高の高いスタンダードセルをセルブロック10C内に配置した半導体集積回路装置に対し、上記第2の実施の形態と同様にセルブロック10B、セルブロックCに供給する電源電圧を異ならせるようにしたものである。
【0058】
この場合、図1中のセルブロック10Bでは、図5に示す場合と同様に、複数のスタンダードセル11Bのカラムに沿って電源電圧VDD1を供給する電源配線31と、接地用の電源配線32とが配置される。
【0059】
これに対して、図1中のセルブロック10Cでは、図10の平面図に示すように、複数のスタンダードセル11C及びスタンダードセル11CR3に沿うように、電源電圧VDD2を供給する電源配線33が配置される。
【0060】
また、上記リピータを構成するために使用される3倍のセル高を有するスタンダードセル11CR3を含むカラムには、上記電源配線33に沿うように電源電圧VDD1を供給する電源配線31も配置される。なお、この電源配線31は上記電源配線33よりもセルの内側に配置される。
【0061】
そして、上記スタンダードセル11CR3には、上記電源配線31の電源電圧VDD1が供給される。
【0062】
また、電源電圧VDD1が供給されるスタンダードセル11CR3のNウエル領域内に配置されるPMOSトランジスタ23の周囲には、同じNウエル領域内に形成される他のPMOSトランジスタと電位的に分離するために、図6の場合と同様の分離領域34が配置される。
【0063】
なお、図10では特に図示しないが、電源配線33、31に沿うように接地用の電源配線が配置されていることはもちろんである。また、図9の場合と同様に、NMOSトランジスタ21、PMOSトランジスタ23のゲート電極はそれぞれ図示を省略している。
【0064】
この第4の実施の形態によれば、セルブロック10Bと10Cとに供給される電源電圧が互いに異なる場合であっても、セルブロック10B、10C内のリピータを構成するために使用されるスタンダードセル11BR、11CR3には同じ電源電圧(VDD1)を供給することができる。この結果、複数のリピータが、互いに異なる電源電圧が供給されるセルブロック10B、10C内のスタンダードセルを用いて構成される場合であっても、複数のリピータの特性を揃えることができる。
【0065】
しかも、セルブロック10Cでは、リピータを構成するために使用されるスタンダードセル11CR3を含む3つのカラムの各カラムに、VDD1とは異なる電源電圧VDD2で動作する複数のスタンダードセルを配置することができるので、電源電圧が異なるスタンダードセルをカラムを変えて配置する場合と比べて空き領域を少なくすることができ、集積度を高めることができる。
【0066】
なお、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【0067】
例えば上記各実施の形態では、半導体集積回路装置に3個あるいは4個のセルブロックが設けられている場合を説明したが、5個以上のセルブロックが設けられた半導体集積回路装置にも実施が可能であることはいうまでもない。
【0068】
さらに、上記各実施の形態では、リピータを構成するために使用されるスタンダードセル内にはCMOSトランジスタのみが配置される場合について説明したが、これはCMOSトランジスタの他に、例えばバイポーラトランジスタやダイオードなどの能動素子や、抵抗及びコンデンサなどの受動素子が一緒に配置されていてもよい。
【0069】
【発明の効果】
以上説明したようにこの発明によれば、セル高の異なるスタンダードセルが配置された異なるセルブロック内のスタンダードセルを用いて構成される回路同士の特性を揃えることかでき、もって所要の特性を得ることができる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図2】図1中の異なるセルブロック内に設けられるスタンダードセルの一例を示す平面図。
【図3】リピータの回路図及び等価回路図。
【図4】図1における信号SIGの伝達経路の構成を示す回路図。
【図5】この発明の第2の実施の形態に係る半導体集積回路装置のセルブロックの一部を抽出して示す平面図。
【図6】この発明の第2の実施の形態に係る半導体集積回路装置の図5に示すセルブロックとは異なるセルブロックの一部を抽出して示す平面図。
【図7】図6中に示されるスタンダードセル内のトランジスタの断面図。
【図8】この発明の第3の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図9】図8の一部を拡大して示す平面図。
【図10】この発明の第4の実施の形態に係る半導体集積回路装置のレイアウトの一例を示す平面図。
【図11】スタンダードセル方式の半導体集積回路装置の平面図。
【図12】複数のトランジスタを並列接続して構成される大きなサイズのトランジスタを含む横長のスタンダードセルの平面図。
【図13】大きなサイズのトランジスタを含む縦長のスタンダードセルの平面図。
【図14】同じカラムにセル高の異なるスタンダードセルを配置させる場合の平面図。
【図15】従来の半導体集積回路装置を用いて信号を伝達する場合の信号経路を概念的に示す回路図。
【図16】複数種類の電源電圧が供給される従来のセルブロックの平面図。
【符号の説明】
10A〜10D…セルブロック、
11A〜11D,11CR,11BR,11CR3…スタンダードセル、
12…Pウエル領域、
13…Nウエル領域、
14…ゲート電極、
15c,15d…リピータ、
21…NチャネルMOSトランジスタ、
22…N型拡散領域、
23…PチャネルMOSトランジスタ、
24…P型拡散領域、
31,32,33…電源配線、
34…分離領域。
Claims (8)
- 第1のセル高を有する複数の第1のスタンダードセルが配列された第1のセルブロックと、
前記第1のセル高とは異なる第2のセル高を有する複数の第2のスタンダードセルが配列され、かつ前記複数の第1のスタンダードセル内に配置された第1のトランジスタと特性が同じ第2のトランジスタが配置され、前記第2のセル高のN倍(Nは2以上の正の整数)のセル高を有する少なくとも1つの第3のスタンダードセルが設けられた第2のセルブロック
とを具備したことを特徴とする半導体集積回路装置。 - 第1のセル高を有する複数の第1のスタンダードセルが配列された第1のセルブロックと、
前記第1のセル高とは異なる第2のセル高を有する複数の第2のスタンダードセルが配列され、かつ前記複数の第1のスタンダードセル内に配置された第1のトランジスタと特性が同じ第2のトランジスタが配置され、前記第2のセル高のN倍(Nは2以上の正の整数)のセル高を有する少なくとも1つの第3のスタンダードセルが設けられた第2のセルブロックと、
前記複数の第1のスタンダードセルに沿って配置され、前記複数の第1のスタンダードセルに第1の電源電圧を供給する第1の電源配線と、
前記複数の第2のスタンダードセルに沿って配置され、前記複数の第2のスタンダードセルに前記第1の電源電圧とは異なる第2の電源電圧を供給する第2の電源配線と、
前記第2の電源配線に沿って配置され、前記少なくとも1つの第3のスタンダードセルに前記第1の電源電圧を供給する第3の電源配線
とを具備したことを特徴とする半導体集積回路装置。 - 前記第1及び第2のトランジスタは、ゲート幅、ソース、ドレイン拡散領域の面積及びトランジスタの形状が同じにされることで特性が同じにされていることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記第1及び第2のスタンダードセルのセル高は、それぞれのスタンダードセルの配列方向と交差する方向におけるスタンダードセルの外形寸法であることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記第1及び第2のトランジスタのそれぞれが、NチャネルMOSトランジスタとPチャネルMOSトランジスタからなるCMOSトランジスタであることを特徴とする請求項1または2記載の半導体集積回路装置。
- CMOSトランジスタからなる前記第2のトランジスタのPチャネルMOSトランジスタは、その周囲に分離領域が配置されていることを特徴とする請求項5に記載の半導体集積回路装置。
- 前記Nの値が3であることを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記第2のトランジスタが配置された前記第2のスタンダードセルを使用して、前記複数の第1のスタンダードセルのいずれかに供給される信号をバッファ増幅するリピータが構成されることを特徴とする請求項1または2記載の半導体集積回路装置。
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