KR930004297B1 - Cmos 집적회로의 입출력 겸용 셀 - Google Patents

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Abstract

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Description

CMOS 집적회로의 입출력 겸용 셀
제1도는 종래의 입출력 겸용 셀을 적용한 CMOS 집적회로의 배치도.
제2도는 본 발명에 의한 입출력 겸용셀을 적용한 CMOS 집적회로의 배치도.
제3도는 본 발명에 의한 입출력 겸용셀의 일실시예시도.
제4도는 본 발명에 의한 입출력 겸용셀의 기본 회로도.
제5(a)도와 제5(b)도는 본 발명에 의한 입출력 겸용셀의 전원 패드와 전원선 배치도.
제6도는 본 발명에 의한 입출력 겸용셀의 다른 실시예시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 내부셀영역 2 : 배선영역
3 : 빈공간영역 4 : 입출력 겸용셀
11, 12, 13, 14, 41, 61, 62, 63 : 본딩 패드
42, 43 : 버퍼 Z1, Z2 : 제너다이오드
본 발명은 기술발전과 더불어 증가되는 출력 구동 능력을 고려해야하는 CMOS(Complementary MOS) 집적회로에 있어서, 게이트 어레이(Gate Array)의 입출력 겸용셀의 출력 구동 능력의 증가에 자유롭게 대처할 수 있는 입출력 겸용셀에 관한 것이다.
종래의 입출력 겸용셀을 적용한 CMOS 집적회로에서는 제1도에 도시한 바와같이 입출력셀(I/O Cell)들이 외곽 주변(Peripheral)에 배열되어 있으며 본딩패드(Bonding PAD) P채널 MOS트랜지스터와 n채널 MOS 트랜지스터로 구성되어 있다.
그런데 출력 구동 능력을 증가시키기 위해서는 첫번째로 트랜지스터의 갯수가 많아져야 하고 두번째로 트랜지스터의 폭(Width)을 크게 해야하므로 내부에서 사용된 셀은 그 갯수가 동일하여도 출력 구동 능력에 따라 입출력 셀로 인해 칩의 크기가 달라져야 하므로 현재의 ASIC(Application Specific Interated Circuit)의 추세인 출력 구동능력(Output Drive Capability)의 증가에 대처할 수 없으며 칩의 불필요한 공간 낭비를 초래할 수 있는 문제점이 있다.
또한 입력용으로 사용된 트랜지스터와 출력용으로 사용된 트랜지스터의 혼용으로 출력 구동능력이 증가함에 따라 잡음을 초래할 수 있는 문제점이 있다.
상기 문제점을 제거하기 위해 본 발명은 CMOS 집적회로에 있어서, 내부셀에 대해 수직으로 입출력 셀을 배치하고 출력 구동 능력에 의해 증가되는 입출력 겸용셀의 트랜지스터는 수직으로 배열시키고 본딩패드를 중심으로 입력용 트랜지스터와 출력용 트랜지스터를 분리하고 이들에 공급하는 전원을 분리 형성하여 출력 구동 능력에 자유롭게 대처할 수 있고 불필요한 공간의 낭비와 출력 구동 능력의 증가에 따른 잡음을 줄일 수 있는 입출력 겸용셀을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 코아셀이 배열되어 구성되는 내부셀과 입출력 셀을 포함하여 구성되는 CMOS 집적회로의 출력 구동 능력에 자유롭게 대처할 수 있는 입출력 겸용 셀에 있어서, 상기 내부셀에 대해 수직으로 배열하고, 본딩패드(Bonding PAD)를 중심으로 상하단에 배치된 웰에 2열 수직으로 입출력용 트랜지스터를 분리 배치하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 의한 입출력 겸용셀을 적용한 CMOS 집적회로의 배치도로서 도면에서 1은 내부셀 영역, 2는 배선 영역, 3은 빈공간 영역, 4는 입출력 겸용셀을 각각 나타낸다.
본 발명에 의한 입출력 겸용셀을 적용한 소자는 제2도에 도시한 바와같이 코아셀(Coe Cell)들이 배열되는 내부셀 영역(1)의 외곽 지역에 입출력 셀들이 위치하고 상기 입출력셀이 위치한 외곽지역의 코너 부분에 입출력 셀이 위치하지 않는 빈 공간(3)이 있으며 상기 코아셀과 입추력셀의 신호를 연결하기 위한 배선영역(Channel Region)이 위치한다.
제3도는 본 발명에 의한 입출력 겸용셀의 일실시예시도로서 제2도의 입출력 겸용셀(4)을 확대 도시한 것으로 도면에서 11, 12는 본딩패드를 나타낸다.
제3도에 도시한 바와같이 본 발명에 의한 입출력 겸용셀은 각 패드 상하단이 같은 형의 트랜지스터 2열로 배치되며 각 패드 상단의 트랜지스터는 출력을 담당하여 각 패드의 하단의 트랜지스터는 입력을 담당한다. 이 입출력 겸용셀은 패드 P(11)를 중심으로 상단의 N-웰 우측 지역(f) 및 P-웰 좌측지역(g)의 트랜지스터와 패드(PC11)를 중심으로 상기 지역(f, g)에 대칭된 지역(v, x)의 트랜지스터로 이루어진다.
상기 지역(f, g)은 출력과 보호다이오드로써 사용되며 상기 지역(v, x)은 입력과 풀업(Pull up) 및 풀다운(Pull down)등 입력에 관련된 옵션을 담당한다. 따라서 본 발명에 의한 입출력 겸용셀은 출력과 입력을 담당하는 트랜지스터를 분리하게 된다.
출력 구동 능력이 높아져야 하는 경우 스탠다드 셀(Standard Cell) 또는 셀 베이스 IC(Cell Bass IC)에서는 출력용 트랜지스터가 배치되어 있는 웰의 폭(d)을 증가시켜 트랜지스터를 더 많이 배열시키기가 용이하며 이미 폴리(Poly) 공정이 끝난 소자라도 출력을 위한 영역(f, g)의 좌우 영역(e, h)을 합성한 영역(e, f, g, h)으로 트랜지스터를 부가하기가 용이하므로 어떠한 환경과 조건에서도 자유롭게 출력 구동 능력을 만족시킬 수 있다.
또한 e, f, g, h영역을 모두 출력으로 사용하였을 경우 패드를 중심으로 상기 e, f, g, h 영역에 대칭으로 위치한 u, v, x, y 영역에 보호다이오드를 설계할 수 있으며 출력 구동 능력이 크고 작은 입출력 셀을 사용할 경우 f, g 영역의 하단부의 일부의 트랜지스터는 패드 P(11)에 연결하여 작은 출력 구동 능력을 만족시키며 f, g영역의 나머지 트랜지스터와 e, h영역의 트랜지스터를 합성하여 패드 q(12)와 연결하여 큰 출력 구동능력을 만족시킬 수 있다.
또한 pn 지역을 전부 사용한 출력셀인 경우(또는 입출력 겸용셀인 경우) 패드 P(11)만을 사용하게 되는데 패드 q(12)를 y, z 영역을 사용하여 독립된 입력셀로 사용할 수 있어 패드를 효과적으로 사용할 수 있다. 결과적으로 칩면적을 많이 줄일 수 있어 경제적인 면에서도 효과가 크다.
제4도는 본 발명에 의한 입출력 겸용셀의 기본 회로도로서 41은 패드, 42, 43은 버퍼, Z1, Z2는 제너다이오드를 각각 나타낸다.
입출력 겸용셀은 제4도에 도시한 바와같이 패드(41)를 중심으로 상기 패드(41) 양단에 내부셀로 부터 신호가 출력 되도록 하는 버퍼(42)와 상기 패드(41)를 통해 내부셀로 신호가 입력되도록 하는 버퍼(43)를 연결하고 상기 출력을 위한 버퍼(42)의 출력단과 패드(41)에 서로 반대로 연결된 두개의 제너다이오드(Z1, Z2)의 캐소우드를 연결하여 구성하였다.
제5(a)도와 제5(b)도는 본 발명에 의한 입출력 겸용셀의 전원패드와 전원선 배치도로서 도면에서 11 내지 14는 패드를 나타낸다.
출력 능력이 적고 내부 셀의 사용이 작은 일반적인 경우에는 제5(a)도에 도시한 바와같이 전원패드 i(13)와 접지패드 j(14)를 하나씩만을 사용하여 각 영역(k, l, m, n)의 전원선에 전원을 공급한다.
그러나 내부셀의 사용수가 많거나 출력의 출력 구동 능력이 높을때는 제5(b)도에 도시한 바와같이 각 영역(k, l, m, n)에 독립적인 패드를 사용하여 독립적인 전원공급을 할 수 있도록 설계되었다.
따라서 갑자기 큰 전류손실의 출력셀이나 내부셀에서 발생하여도 독립된 전원 공급으로 서로 영향을 받지 않아 잡음이 최소화되며 부수적으로 열발생도 코아셀 부분 중심부와 입출력 겸용셀이 위치하는 외곽 주변지역으로 분리되어 상호간의 열발생으로 인한 열 전달효과의 악순환을 최소화 시키는 효과가 있다.
제6도는 본 발명에 의한 입출력 겸용셀의 다른 일 실시예시도로 61, 62, 63은 각각 패드를 나타낸다.
본 발명에 의한 입출력 겸용셀은 상술한 바와같이 2개의 패드 자리를 합성하여 회로를 구성하는 방법과 제6도에 도시한 바와같이 p, n 트랜지스터를 하나로 구성하고 패드를 중심부에 배치하여 구성하는 방법이 있다. 이러한 방법은 게이트어레이의 슬롯(Slot) 개념을 첨가한 라이브러리(Library) 개념을 도입하는데 유용한 방법이다.
또한 게이트 어레이 분야에서 뿐만 아니라 스탠다드 셀 및 풀 커스텀(Full Custom), CBIC(Cell Based I.C.) 어프로치(Approach)에서도 많은 입출력 핀 사용시 칩면적을 줄이기 위해 본 발명에 의한 입출력 겸용셀을 배치하면서 웰이 폭(d)을 증가시켜 출력 구동 능력을 증가시킬 수 있다.
상기와 같이 구성되어 작동하는 본 발명은 칩면적을 변화시키지 않으면서 자유롭게 출력 구동 능력을 증감시킬 수 있고 패드의 효과적인 사용으로 칩면적을 줄일 수 있으며 독립된 전원의 사용으로 잡음과 열발생의 악순환을 최소화시키는 효과가 있다.

Claims (6)

  1. 코아셀이 배열되어 구성되는 내부셀과 입출력 셀을 포함하여 구성되는 CMOS집적회로의 출력 구동 자유롭게 대처할 수 있는 입출력 겸용 셀에 있어서; 상기 내부셀에 대해 수직으로 배열하고, 본딩 패드(Bonding PAD)를 중심으로 상하단에 배치된 웰에 2열 수직으로 입출력용 트랜지스터를 분리 배치하여 구성되는 것을 특징으로 하는 입출력 겸용셀.
  2. 제1항에 있어서, 상기 입출력용 트랜지스터는 패드를 중심으로 대칭으로 배열하는 것을 특징으로 하는 입출력 겸용셀.
  3. 제1항에 있어서, 상기 입출력용 트랜지스터는 패드를 중심으로 비대칭으로 배열하는 것을 특징으로 하는 입출력 겸용셀.
  4. 제1항에 있어서, 상기 본딩 패드는 웰의 가로축 중심점에서 어느 곳이든 위치할 수 있는 것을 특징으로 하는 입출력 겸용셀.
  5. 제1항에 있어서, 상기 본딩 패드 상단에는 출력을 위한 트랜지스터가 배치된 것을 특징으로 하는 입출력 겸용셀.
  6. 제1항에 있어서, 상기 본딩 패드 하단에는 입력을 위한 트랜지스터가 배치되는 것을 특징으로 하는 입출력 겸용셀.
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